JMODE1,ILA观测到sync信号拉低，但是xillnx IP核tdata没有数据输入（K28.5）

JMODE1,ILA观测到sync信号拉低，但是xillnx IP核tdata没有数据输入（K28.5），当我ADC  203 寄存器置为0时,IP核仍然无K28.5 输入,即JSYNC_N =0，FPGA为420T，由LMK04828输出refclk和FPGA的参考时钟,LMK 连接LMX2594，输出ADC设备时钟和参考时钟，示波器观测都有产生时钟信号，这是ILA捕捉的信号

下面是寄存器配置

assign cfg_mem[ 0] = { 15'h0000,8'hB0 };//reset
assign cfg_mem[ 1] = { 15'h0200,8'h00 };//Program JESD_EN=0 to stop the JESD204B state machine and allow setting changes.
assign cfg_mem[ 2] = { 15'h0061,8'h00 };//Program CAL_EN=0 to stop the calibration state machine and allow setting changes
assign cfg_mem[ 3] = { 15'h0201,8'h01 };//Program desired JMODE. JMODE=1
assign cfg_mem[ 4] = { 15'h0202,8'h1F };//Program desired KM1 value. KM1 = K-1
assign cfg_mem[ 5] = { 15'h0030,8'hFF };//1000mVpp
assign cfg_mem[ 6] = { 15'h0031,8'hFF };
assign cfg_mem[ 7] = { 15'h0032,8'hFF };//1000mVpp
assign cfg_mem[ 8] = { 15'h0033,8'hFF };
assign cfg_mem[ 9] = { 15'h0204,8'h02 };//Program SYNC_SEL as needed. Choose SYNCSE or Timestamp differential inputs and SCR.//SYNC_SEL =1 TMSTP
assign cfg_mem[ 10] = { 15'h0203,8'h00 };//
assign cfg_mem[ 11] = { 15'h0205,8'h00 };//// NORMAL 0: Test mode d
assign cfg_mem[ 12] = { 15'h0213,8'h07 };// Enable overrange, set overrange holdoff to max period 8*2^7 = 1024 samples 8*2^7 = 1024assign cfg_mem[ 13] = { 15'h0048,8'h03 };// Set serializer pre-emphasis to 3//assign cfg_mem[ 14] = { 15'h0060,8'h01 };// Input Mux Control Register 01:single input A ;02 single input Bassign cfg_mem[ 14] = { 15'h0029,8'h30 };
assign cfg_mem[ 15] = { 15'h0029,8'h70 };
assign cfg_mem[ 16] = { 15'h0029,8'h73 };
assign cfg_mem[ 17] = { 15'h0061,8'h01 };//Program CAL_EN=1 to enable the calibration state machine.
assign cfg_mem[ 18] = { 15'h0200,8'h01 };// Program JESD_EN=1 to re-start the JESD204B state machine and allow the link to re-start
assign cfg_mem[ 19] = { 15'h006C,8'h00 };//Set CAL_SOFT_TRIG low to reset calibration state machine
assign cfg_mem[ 20] = { 15'h006C,8'h01 };//Set CAL_SOFT_TRIG high to enable calibrationassign cfg_mem[ 21] = { 15'h02C0,8'h00 };
assign cfg_mem[ 22] = { 15'h02C2,8'h00 };
assign cfg_mem[ 23] = { 15'h02C1,8'h1F }

咨询一下后面从哪方面来排除问题

Amy Luo：

您好，

您是卡在了CGS阶段是吗？

您是使用的EVM板还是自己设计的板子？检查下产生的SYNC~是否符合ADC的逻辑电平？

确认下JESD204B串行发送器和板电路配置正确，产生符合 JESD204B串行数据接收器要求的正确逻辑电平；

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rui gao：

您好，SYNC拉低时FPGA应该收到ADC的K28.5数据，但是并没有，一直为0，当我吧0x203置为0时，即ADC自己产生SYNC仍然无法接收到K28.5.

下面是ADC电路和发送器设计图

是自己的板子

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Amy Luo：

为更加有效地解决您的问题，我将您的这个问题发布在E2E英文技术论坛上，将由资深的英文论坛工程师为您提供帮助，请耐心等待他们的回复：

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1122958/adc12dj3200-xillnx-ip-core-tdata-does-not-have-the-k28-5-symbols-input-after-pulling-down-the-sync-signal

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Amy Luo：

JESD sync 信号是怎样从FPGA连接到ADC的？您是在ADC上使用SYNCSE引脚还是使用的TMPTP+\-引脚？一种检查FPGA的SYNC 信号与ADC之间是否存在DC连接的方法，可将FPGA的sync 信号从高切换到低或从低切换到高，然后读取寄存器地址 0x208 bit 5(sync_status)。它还应根据切换高或低。这将告诉您sync 信号是否正确传输。

另外，使用JSYNC_N时，请不要首先将0x204设置为0x08值 (2：不要使用任何同步输入信号(通过JSYNC_N使用软件SYNC~)，然后将0x203设置为0x0以执行软件同步。

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rui gao：

您好，根据您的描述，我已经证明了SYNC信号没有问题，在SYNC跳转时，208的第5位会跟着跳变，接下来应该从哪方面排除问题

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rui gao：

ADC方面的前景校准无法完成，0x6A始终读取为0C

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Amy Luo：

已向E2E论坛工程师反馈您的信息，得到回复后我会第一时间在这里回复您

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Amy Luo：

时钟信号似乎没有到达ADC。您能否在ADC 时钟输入管脚上检测到AC耦合输入的时钟信号？请确保时钟到达ADC时钟输入管脚

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Amy Luo：

由于您长时间未回复，我们认为您的问题已经解决，若还存在疑问，您还可以继续跟进帖子

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rui gao：

您好，期间去做其他项目了，这板子上DAC已经可以稳定建链了，但ADC还是无法校准成功，ADC的CLK端和SYSREF端都有正常的信号输入，图贴在下面，是CLK电平问题吗？这是从LMK2594引出的时钟，AC耦合，手册上说可以自偏置。

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Amy Luo：

很抱歉，在E2E英文技术论坛咨询的这个问题因时间太久已经锁定了。为更加有效地解决您的问题，我们建议您将问题发布在E2E英文论坛上（英文论坛对应子论坛链接：https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum），将由资深的英文论坛工程师为您提供帮助。

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rui gao：

抱歉，没有企业邮箱无法发帖，您能不能帮发一下，谢谢

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Amy Luo：

因为下周我休假了，无法及时跟进您的问题，因此建议您重新组织下问题描述发个新帖，我们有同事会跟进您的问题的，谢谢您的理解。这个帖子我先关了。