TI中文支持网Part Number:TAS6424E-Q1
Dears，
客户产品是采用A2B接入HU的音频数据，采用TDM8数据格式传输给5个TAS6424E进行功率输出；
问题现象：实测扬声器底噪人耳可闻，台架测试数据参“底噪参数结果”Sheet，最低74uVrms ,最高99uVrms;
检讨现象：A2B芯片输出的TDM bitclock的波形的上下降沿较缓不是很理想（去掉输出端的RC直通后也无明显改善）；
待检讨点：1、A2B芯片AD2428W输出端，驱动强度driver strength已设置为High level，请ADI 协助检讨改善TDM bitclock输出质量的方法；
2、请帮忙协助确认：
A、TDM的timing是否满足TAS6424E的spec要求
B、支持测试TDM的jitter，并明确对TDM jitter的量化要求
C、rise and fall time的限值，TAS6424E是<5ns, TAS6424L是>4ns, 作为同样的TAS642X系列，这个地方有出入，请帮忙确认
希望结果：从如下TAS6424E Datasheet确认Noise 应该在70uVRMS左右，或更低；目前的测试结果为85uVRMS左右
user4645094：
Dears,
昨天我们尝试，将gain level值设置为1，在同步增加Volume Control设置值，以满足我们产品总增益要求不变，底噪测试结果较gain level4时有较大的降低，
想了解我们这样设置是否合理，是否有其它负面影响，如能满足我们的要求没有其它影响，这种方式能降低底噪的原因，请帮忙分享下,另外之前的问题也请帮忙看一下：
针对底噪问题，客户端有如下疑问，请帮忙回复下，谢谢！
分析当前底噪比spec高的原因，作为全数字链路的音频，是有机会达到spec水准的底噪的，spec是70uV, 实测是95uV左右;
目前确认的方向是TDM信号质量不太好，因为是A2B 1拖5个TAS6424E，走线上没有任何串接电阻和电容，TDM bitclock的波形的上升和下降都比较缓，正在确认TDM的timing是否满足TAS6424E的spec要求;
请帮忙明确对TDM jitter的量化要求;
rise and fall time的限值，TAS6424E是<5ns, TAS6424L是>4ns, 作为同样的TAS642X系列，这个地方有出入，需要帮忙确认;多谢！
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Amy Luo：
您好，
好的，我确认下您的上述问题
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Amy Luo：
降低 gain level值、增加Volume Control设置值没什么负面影响，在datasheet 中这部分也推荐使用尽可能低的 gain level值以优化输出噪声：
datasheet给出的噪声值是A计权测量结果，您测试的结果是否使用了A计权？
jitter要求和rise and fall time我需要再确认下。
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user4645094：
多谢回复，请问在level 4的条件下如何能降到70左右？您是否有建议，多谢！
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user4645094：
客户分别测试了Gain level设置为1、2、3并通过Volume control值补齐要求的系统增益，发现低Gain level设置时功放的最大输出会受限，提前Clipping;
降低Gain level对策底噪的方案不可行；请帮忙确认一下在level 4的条件下如何能降到70左右？您是否有建议，多谢！
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Amy Luo：
我想向您确认的是您测试输出噪声95uV的结果是否应用了A计权滤波器，因为datasheet给出的70uV标明了A-weighting，如果测试条件不一样，那么您测试95uV可能是正常的。
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user4645094：
如下是我们测试时的AP设置情况：
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Amy Luo：
我看到您在E2E论坛咨询了相同的问题，如E2E工程师 Shadow He 所说，您的测试结果与数据表中相似。因此要想继续提高功放的噪音水平，需要您考虑其他功放IC了：
https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1122900/tas6424e-q1-bottom-noise-problem?tisearch=e2e-sitesearch&keymatch=TAS6424E-Q1%20noise%20floor#
