ADS8686S: ADS8686S busy信号异常拉高，无法退出

您好，我们这边用FPGA控制ADS8686S进行AD采集，做了40套产品，现在有两套出现，CONVST信号拉高后busy信号拉高，正常busy信号转换完成后拉低，出现异常时busy信号无法拉低，一致保持在转换模式，

我这边采用的是纯硬件配置模式，采样范围±10V 未启用通道序列器，通道选择通过FPGA选择，重新上电后恢复正常

SEQEN <= 1'b0;

HW_RNGSEL< = 2'b11;

Amy Luo：

您好，

我认为很可能是您说的这个原因，在数据表7.4.1.22 BUSY (Output)部分，如下截图有叙述：在转换过程完成且转换数据锁定到输出数据寄存器以进行读出之前，BUSY 输出保持高电平。

另外，在数据表7.4.2.4.1 Hardware Mode Channel Selection部分，如下截图：设备会在转换过程中对 CHSELx 状态进行采样。

您的情况是“CHSEL[2:0]通道切换和CONVST命令是同一个时钟启动的”，也就是说在CONVST拉高时，即转换过程开始时，设备对CHSELx 状态采样，又采样了通道切换之前的通道（切换后的通道CHSELx 值没被采集，又采集了原来的CHSELx 值），但是采集这个CHSELx 值会有个过程（设备会在转换过程中对 CHSELx 状态进行采样），因此设备很可能采集了一个无意义的CHSELx 值，因为它是变化的（CHSEL[2:0]通道切换和CONVST命令是同一个时钟启动的），因此，在这种情况下时序可能乱了，设备不能正常完成转换过程，BUSY 无法拉低。

另外，请请确保在BUSY 输出的下降边缘之前完成数据读取操作。

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hairong xiao：

谢谢，感觉应该是这个原因，我已经按照手册优化了采样流程，跑机验证这个问题是否解决。

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Amy Luo：

好的，等待您的验证结果