Part Number:ADS42LB49
我使用了ZYNQ7Z020来读取ADC的数据，ADC的CLK我直接使用了FPGA输出的差分信号作为CLK，当FPGA输出的时钟信号为100M时ADC能够正常工作，当FPGA输出时钟为250M的时候通过示波器观察CLK的VPP变为了1.2V；这个时候ADC的输出CLK没有输出了，ADS42LB49的CLK一定需要LVDS信号才能驱动吗？如果不是LVDS信号我该如何使用；
您好，CLKIN不一定必须是LVDS输入。datasheet中给出了几种不同的输入以及差分输入范围，可以是正弦波输入，Vid=Vclkp-Vclkn=1.5Vpp。或者也可以是LVPECL，LVDS或LVCMOS输入都可以。ADS42LB49需要250Mhz的时钟，所以FPGA输出250Mhz的话，divider配置为1，如果输入是500Mhz的话，divider需要配置为2.同样1G输入的话，divider 需要配置为4。 您这里提到100Mhz给CLK能正常工作是吗？
ADS42LB49: overall latency
ADS42LB49: 模拟输入DC耦合接口设计
AFE58JD32: Verilog Reference Code for Driving AFE58JD32ADS1235: ADS1235、ADS1263和AD7190，三款芯片比起来那个精度和抗干扰性更强一些AFE58JD28EVM: I want to use TSW14J50EVM to evaluate AFE58JD28EVM, but I can't find the option AFE58JD28 in HSDC Pro.AFE58JD28EVM: I want to use TSW14J50EVM to evaluate AFE58JD28EVM, but I can't find the option AFE58JD28 in HSDC Pro.AFE58JD28EVM: I want to use TSW14J50EVM to evaluate AFE58JD28EVM, but I can't find the option AFE58JD28 in HSDC Pro. May I ask, where should I find the AFE58JD28 device code?ADS1675: ADS1675
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