TI中文支持网Part Number:TLK1501
Kailyn Chen：
您好，RXD是差分信号，是CML电平。差分信号的幅值，共模电压在datasheet Page18有给出，如下：
TXD还有一些控制信号是满足TTL电平标准的，Vih和Vil满足如下电气参数表，如果按VIh=0.7Vcc，Vil=0.3Vcc的话，差不多是2.5V的IO电平标准，并且TLK1501的VDD电压范围为2.3V~2.7V，典型值为２.５V。
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user6144381：
RXD是差分信号，是CML电平。————老板，有没有错呀，RXD是并行数据接收端，不是差分信号啊。差分接收是53、54脚，这个才是CLM电平吧。
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user6144381：
2.5V电平，FPGA bank配置成2.5V 就能接，否则要加电平转换
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Baozhong Guan：
对的
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Baozhong Guan：
是的 我单独转换出一路2.5V bank 与TLK1501对接
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Baozhong Guan：
我看了 其实FPGA 3.3V的bank 也能接的
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Kailyn Chen：
抱歉写错了，是RXP和RXN，或者是driver的输出端，TXP和TXN都是CML电平。
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Baozhong Guan：
我说的是RXD0~RXD15
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Kailyn Chen：
Baozhong Guan 说：我看了 其实FPGA 3.3V的bank 也能接的
如果driver的Voh（min）大于receiver的Vih（min）。或者driver的Vol（max）小于receiver的Vil（max），并且driver的电压不大于receiver的电压，这种情况混合电压是可以接的。
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Kailyn Chen：
Baozhong Guan 说：我说的是RXD0~RXD15
这是一款串行解串器，串行端编码，解串端解码，解码出来的信号RXD和TXD的电平标准是一样的。
很多客户是不确定和后端，比如光模块的IO电平是如何连接的，也就是TXOUT差分信号符合什么电平标准的。
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Baozhong Guan：
哦 我接的是2.5Vbank
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user6144381：
我也用到了这颗芯片。目前也有一个问题，不知道是哪里出了问题。方案如下：
1.我的这边作为接收端，发送端未使用，处于悬空状态（是否能悬空）？
2.时钟方案，由于发送端的时钟是35MHZ，所以TLK1501的GTX_CLK也配置为35M（有个文档说GTX_CLK时钟要随恢复出来的时钟做动态调整，是否一定需要这样做）。文档如下：
3.我方设备，有些设备可以正常接收，解出发送端设备发送的数据。有些设备 有概率性的出现解析不出数据。这个时候测试RX_CLK波形，发现有异常。
这个异常出现通常是我方设备和对方设备对接后，都上电的情况下出现的。如果我方设备单独上电，RX_CLK没有问题，频率同GTX_CLK。我方设备上电，然后给对方设备上电，概率性出现刚才描述的现象。先给对方设备上电，再给我方设备上电，也会概率性的出现问题。同时上电，也有概率性的问题。请问这个是什么原因引起的？RX_CLK测试波形如下：
4.TLK1501 供电为2.5V，RX_D0—D15、RX_ER、RX_DV 为啥是3V左右的电平.DATAsheet给出的是最大2.7V。这是为啥呢?
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user6144381：
4.TLK1501 供电为2.5V，RX_D0—D15、RX_ER、RX_DV 为啥是3V左右的电平.DATAsheet给出的是最大2.7V。这是为啥呢?
测试波形如下：
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Kailyn Chen：
您好，我看到您的问题重新发了一个帖子，关于您的问题，我会在这个新的链接里帮您跟进：
https://e2echina.ti.com/support/interface/f/interface-forum/221464/tlk1501-rx_clk
