TI中文支持网Part Number:LMK04808
10M由授时时钟经单端转差分从clkin0口输入，61.44M是差分VCXO从OSCin输入，PLL1_R设定为125，PLL1_N设定为768，鉴相频率80KHz，CPout1通过一个2阶的低通接到了VCXO的VX管脚，10M的Vpp是600mV，61.44M的Vpp是360mV，目前板子上电以后PLL1有时候能锁定有时候不能锁定，请教各位大侠，这是什么原因？有什么解决办法？多谢
Kailyn Chen：
您好，您是使用TICSPro配置的吗？ 能否将配置截图看下？
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麻烦您看一下叻，多谢多谢！
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Kailyn Chen：
您好，OScin差分输入的话，Vid的电压swing范围是0.4~3.1Vpp，您这里给的是360mV，要求最低400mV。 CLKIN0的Vid=600mV是满足的，所以我怀疑PLL1不稳定的原因是由于OSCin的输入问题导致。
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您好！这周末验证一下您提出的问题，您再费心看看还有没有其他可能性？
谢谢！
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Kailyn Chen：
您好，PLL2一直是稳定的吗？如果是的话我的建议是可以尝试交换一下PLL1和PLL2的loop filter gain，看是否还是PLL1 unlock？
另外，就是修改PLL1_WND_SIZE为18.6ns试试，我看您配置的是40ns，这里的问题应该不大。
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好的，我们周末尝试一下。谢谢
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Kailyn Chen：
好的，等待您的反馈，有任何问题，再讨论。
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您好！Vpp幅度是480mV（测量误差，换了一个示波器探头）。PLL1仍不能锁定。有一个现象：上电以后，Vp的默认电压大概1.5V，VCXO的输出频率是61.39M，在锁频过程中Vp的电压只往低电压调整，调整方向不正常。我们手头有3片板子，其中一片能往高调整电压然后频率锁定到61.44M，另两片板子都是往低调整电压频率锁定到了61.36M。麻烦您帮忙指导一下，谢谢
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今天调试已经OK了。是阻抗不匹配导致的。
