TI中文支持网Part Number:TMS320C6678
各位老师好，我最近在6678 EVM上做一些性能测试，测试场景为使用8个DSP核，每个DSP核分配一个不同的DMA通道，8个核同时进行DDR->L2的数据搬运，搬运的数据量有16k字节，每个核搬运数据在DDR地址均是不同的，数据在L2进行一些处理后，再通过相同的通道写回至DDR的另一片地址空间。DDR是non-cacheable， non-prefetchable。每个核L1P 和 L1D 全部用作cache, L2 512K全部用作SRAM。
我参考了 ZHCA575《6678存储器访问性能测试》中5.2.2章节“多个EDMA共享DDR的性能”，但是实测结果显示8个通道的带宽总和要比表格中的最优情况还好，近乎16000MB/s，无论是DDR到L2还是L2到DDR的多通道DMA性能都远好于文档中提供的数据，想请问下我测试出的性能结果合理吗？还想请老师解释下这种差异产生的原因，谢谢。
Nancy Wang：
Jing lin 说：要比表格中的最优情况还好
具体是指哪种情况下？
是自己写的代码吗？
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Jing lin：
具体是指 ZHCA575《6678存储器访问性能测试》中表12“多个EDMA共享DDR的性能”中L2到DDR使用DMA0 TC0 ~ DMA2 TC1 这8个通道的总带宽可以达到10494MB/s，我自己写的多核程序8个核执行相同的代码，各自使用一个DMA通道，几乎同时从DDR中搬运数据到核内L2 RAM区（每个核访问的DDR地址不在同一页），测试出的总带宽可以到达16000MB/s，已经超过了DDR的理论带宽10666MB/s，感觉不太合理，我是在连接仿真器的环境下测试的，是不是我测试的方法有问题？还有 ZHCA575中提到的“多个EDMA共享DDR的性能”的是如何测试出来的呢？有没有相关的代码说明。谢谢各位专家
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Nancy Wang：
请基于 K1_STK_v1.1\Memory_Performance 这个例程的基础上测试看看，其中有 edma_test 可以参考。不确定测试结果是否完全是由该例程获取，可以研究看一下可能会有一些改动。
e2echina.ti.com/…/faq-keystone1
