Part Number:TMS320C6678
按照hardware design user guide, 推荐多个PLL芯片, CDCE系列的。这类芯片要编程,复杂。有两个替代方案是否可行?
能否使用 clock buffer? 一个时钟输入多个同频率的时钟输出?
能否使用多个差分晶振直接连dsp时钟输入端,时钟之间有没有边沿对齐的要求?
Shine:
时钟芯片的问题建议到下面的时钟论坛咨询替代器件。https://e2echina.ti.com/support/clock-and-timing/f/clock-timing-forum对DSP来说,只要能提供相应的时钟输入即可。
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Maverick_1984:
时钟之间有没有边沿对齐的要求?
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Shine:
有要求,具体参考7.6.5 Main PLL Controller/SRIO/HyperLink/PCIe Clock Input Electrical Data/Timinghttps://www.ti.com/lit/ds/symlink/tms320c6678.pdf
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Maverick_1984:
参考了7.6.5,并没有发现不同时钟之间有对齐的要求。也就是我可以使用多个晶振给DSP,这些晶振毫无时序对齐的关系。这样理解正确吗?
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Shine:
是的,这些serders接口的时钟不需要对齐。