TI中文支持网Part Number:TDA4VM
问：默认情况下，7.3/8.0 SDK 支持 4266MTS 的 DDR 速度。如何将其降低至 3733MTS？
Cherry Zhou：
答：
SDK 7.3：将频率更改为 3733MTS
在 7.3 SDK 中，DDR 频率增加至 4266MTS。
请下载下面的 zip 文件，其中的 DDR 频率已降低至 3733MTS。解压缩 4 个映像并尝试引导。
8358.3-ddr-reduced-freq-3733.zip
供参考：仅当您要在设置中重新创建上述文件时，才需要在 7.3 SDK 中执行以下操作，否则以上 zip 文件验证就足够了。
cd $PSDKLA_PATH/board-support/u-boot-2020.01+gitAUTOINC+2781231a33-g2781231a3
git revert eea73800730b3d9125f5c12a629db2f88e566b71
cd ../..
make u-boot
cp board-support/u-boot_build/a72/tispl.bin board-support/u-boot_build/a72/u-boot.img board-support/u-boot_build/r5/tiboot3.bin /media/$user/boot
sync
验证频率变化的步骤：
引导至内核。使用 k3conf 工具检查 DDR 频率：执行以下命令：
k3conf dump clocks 47
|——————————————————————————–|
| VERSION INFO |
|——————————————————————————–|
|—————————————————————————————|
| Device ID | Clock ID | Clock Name | Status | Clock Frequency |
|—————————————————————————————|
| 47 | 0 | DEV_DDR0_DDRSS_VBUS_CLK | CLK_STATE_READY | 1000000000 |
| 47 | 1 | DEV_DDR0_PLL_CTRL_CLK | CLK_STATE_READY | 500000000 |
| 47 | 2 | DEV_DDR0_DDRSS_DDR_PLL_CLK | CLK_STATE_READY | 933000000 |
实际的 DDR 速度为 DEV_DDR0_DDRSS_DDR_PLL_CLK * 4。因此，如果您使用了附加的二进制文件，您应该得到 933 * 4 = 3733MTS。
SDK 8.0：将频率更改为 3733MTS
在 7.3 SDK 中，DDR 频率增加至 4266MTS。
请下载下面的 zip 文件，其中的 DDR 频率已降低至 3733MTS。解压缩 4 个映像并尝试引导。
sdk8-0-3733-ddr.zip
供参考：仅当您要在设置中重新创建上述文件时，才需要在 8.0 SDK 中执行以下操作，否则以上 zip 文件验证就足够了。
请撤销 3 次提交：
cd $PSDKLA_PATH/board-support/u-boot-2021.01+gitAUTOINC+53e79d0e89-g53e79d0e89
git revert 2f21e5b897755334d9a4f2aaacd6945dd2f99cd4
git revert de779d94c7f2b66f0506f44bfc78c2a3e000ecc5
git revert 88f9f21f7ad78a80d1375ee2e7b71ac3ab261b6c
cd ../..
make u-boot
cp board-support/u-boot_build/a72/tispl.bin board-support/u-boot_build/a72/u-boot.img board-support/u-boot_build/r5/tiboot3.bin /media/$user/boot
sync
