SN65DSI86输出信号支持多大的衰减值

Hi All,

我们用法SN65DSI86输出DP信号通过线材连接器后连接到另一颗DP接收芯片，想请问SN65DSI86输出信号支持多大的衰减值，以便我们评估后端线材长度。

从SN65DSI86的规格书上查到的信息如下：

对于datasheet的描述，也存在下面的问题：

第12点是基于发射端有预加重功能吗？是基于什么结构原理给出的25to30CM?  25 to 30cm 是基于MIPI DATARATE 为1.5Gbps 吗？

谢谢！

Kailyn Chen：

您好，通常来说是接收端能够支持-3dB信号的衰减，无需对信号进行补偿（均衡处理）。
所以SN65DSI86后端cable长度的话，需要查看一定长度cable的插值损耗（insertion loss）随着频率变化的曲线。
但是SN65DSI86输出具有swing以及pre-emphasis处理，SN65DSI86输出能最大支持6dB（ 2.7 Gbps和 5.4 Gbps）的衰减。
您参考下这个帖子：e2e.ti.com/…/2567640

关于DSI端的layout guidelines，这里的25~30cm我的理解是基于DSI端输入的均衡处理（DSI 1.5Gbps data rate）， SN65DSI86的输入端可通过寄存器0x11对进行equalization 配置。

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Lumina Gui：

Hi Kailyn,

我这边还有一个疑问，想请教你帮忙确认下1920*1080*60fps分辨率带宽在使用 4lane 传输时一定是RBR模式，在使用 2lane 传输时一定是HBR模式是吗？

我理解为1920*1080*60fps分辨率带宽传输数据量为1920*1080*60*24*1.25=3,732,480,000 bit

a. 4lane传输时，传输速率为3,732,480,000/4=933,120,000 < 1,739,461,754 (1.62Gbps, RBR )

b. 2lane传输时，传输速率为3,732,480,000/2=1,866,240,000< 2,899,102,924 ( 2.7Gbps, HBR)

谢谢！

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Kailyn Chen：

您好，total data rate 中您这里乘以1.25 是考虑到horizontal ／vertical blanking 部分了是吗？
或者我们可以直接使用像素时钟pixel* color depth。
这样each lane的lane rate=Total data rate/# lanes。 按照您目前计算的，
4lane的lane rate3,732,480,000/4=933,120,00=0.9Gbps。
2lane的lane rate 为3,732,480,000/2=1,866,240,000=1.9bps.
按照eDP 1.4标准是 1.62 Gbps (RBR), 2.7 Gbps (HBR), 5.4 Gbps (HBR2). 所以既不是PBR 模式也不是HBR 模式。

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Lumina Gui：

Hi Kailyn,

非常感谢您的解答，我这边还存在一点疑问，就是如果是按照1920*1080*60fps分辨率带宽的应用需求，这个模式要怎么选择呢？

谢谢！

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Lumina Gui：

Hi Kailyn,

请帮忙确认下我这边寻找CABLE 线的方法是否正确？

1）针对于EDP IC ，如果HBR 的话我们打算使用如下的插损来找CABLE线

2）如果RBR 的话，我们会按照如下的插损来找CABLE 线

另外，我们希望SN65DSI86 能够强制锁定在RBR 模式，我们采用4LANE来做，这样设置是否可行？

期待您的回复。

谢谢！