[FAQ] [常见问题解答] Δ-Σ ADC 抗混叠滤波器组件选择

低速 Δ-Σ ADC 通常需要一个简单的单极 RC 滤波器来减少混叠效应。对于差分信号，滤波器结构通常由两个滤波路径组成：一个差分滤波器（源自两个滤波器电阻 R_FILTER 和差分电容器 C_DIFF 的组合）；和一个共模滤波器（源自一个滤波器电阻 R_FILTER 和共模电容器 C_CM 的组合）。这如图 1 所示。

图 1：低速 Δ-Σ ADC 的抗混叠滤波器结构

[注意：如果您有一个单端输入，其中 AINN 是接地参考，则滤波器将由 R_FILTER 和 C_CM 组成。但是，设计指南将与下面描述的差分滤波器的设计指南相同。]

为了确定图 1 中每个组件的值，将分析分为三个部分会有所帮助：

• 差分滤波器截止频率应该是多少？
• 我应该选择多大阻值的滤波电阻器？
• 我应该选择多大容值的差分和共模电容器？

前两个问题实际上可以并行回答，因为它们的答案不相互依赖。第三个问题可以使用前两个问题的结果来回答。此外，对于每个问题，ADS124S08（24 位、12 通道、4kSPS Δ-Σ ADC）也将用作示例数据转换器，以帮助说明如何将这些设计原则付诸实践。

差分滤波器截止频率应该是多少？

请记住，抗混叠滤波器的目的是将频率内容保持在 ADC 调制器频率 (f_MOD) 或附近，使其不再混叠回传通带，因为这些频率不会被数字滤波器本身拒绝。因此，请设置差分滤波器的 3dB 截止频率 f_C-DIFF，使其比 f_MOD 低 10 到 100 倍。这将分别导致 f_MOD 周围出现 20dB 至 40dB 的频率抑制。所需的抑制量取决于系统的设计目标。如果您想了解有关抗混叠滤波器基础知识的更多信息，以及您应该关注调制器频率混叠的原因，请查看我们关于此主题的 Precision Labs 内容（模块 4.5 和 4.6）

对于 ADS124S08，f_MOD 为 f_CLK/16，其中 f_CLK 是主时钟频率，如图 2 所示。给定标称内部振荡器频率 4.096MHz 后，f_MOD = 4.096MHz/16 = 256kHz。因此，对于这个特定的 ADC，您可以选择 f_C-DIFF = 2.56kHz 或 f_C-DIFF = 25.6kHz，以分别获得 20dB 或 40dB 的抑制。此外，请确保 f_C-DIFF 也大于数字滤波器的 -3dB 频率 f_3dB，否则 RC 滤波器会影响数字滤波器特性。

图 2：ADS124S08 数字滤波器结构和调制器时钟

我应该选择多大阻值的滤波电阻器？

在图 1 所示的系统中，滤波电阻器也用作电流限制器。因此，该电阻器的尺寸可限制最大引脚输入电流 (I_MAX)，如 ADC 的绝对最大额定值表所示。要确定此电阻上允许的压降，您需要在系统输入 (V_OV) 上看到预期过压条件以及 ADC 集成 ESD 保护二极管 (V_ESD) 的接通电压。然后，您可以使用以下公式来求解电阻器值 R_FILTER：

R_FILTER > (V_OV – V_ESD)/I_MAX

对于 ADS124S08，I_MAX 为 10mA，如器件数据表中的表 7.1 所示。此外，如图 3 所示，当输入电压超过模拟电源 300mV 时，ADS124S08 的 ESD 二极管会导通。

图 3：ADS124S08 ESD 信息

如果您假设 AVDD = 5V，并且预期的最大过压条件 V_OV 为 20V，那么您现在可以获得确定 R_FILTER 最小阻值所需的全部信息：

V_OV = 20V

V_ESD = AVDD + 0.3V = 5.3V

I_MAX = 10mA

R_FILTER > (V_OV – V_ESD)/I_MAX = (20V– 5.3V)/10mA = 1,470Ω