TI中文支持网Part Number:ADC12DJ3200
device_clk输入按照手册说有一个未校准的输入阻抗，此阻抗只要我将02A寄存器的
| DEVCLK_LVPECL_EN |
位置0就有了是吧？不需要额外的校准吧，我测试时发现1.3G的时钟到AD会衰减的很小，所以我怀疑是不是阻抗出了问题
Kailyn Chen：
您好，将DEVCLK_LVPECL_EN 配置为0是为了获取最佳的共模电压，和输入阻抗没关系呢。datasheet中有描述： It is strongly recommended that CLK+/– be AC coupled with DEVCLK_LVPECL_EN set to 0 to allow CLK+/– to self bias to the optimal input common mode voltage for best performnace。
另外，您的时钟信号是差分输入还是单端输入？建议是AC耦合，并且将DEVCLK_LVPECL_EN =0 目的是为了CLK的偏置电压设置到最优。
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user6459816：
我是差分输入，这个电阻100，应该也有阻抗匹配的意思对吧
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Kailyn Chen：
100ohm是终端匹配电阻，CLK的输入端已经端接了，所以外部不需要在CLK＋和CLK-端接了。
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user6459816：
我说的就是这个意思，这个电阻，只要寄存器那位配置为0就可以了是吧，不需要别的操作吧。因为我读寄存器2C1，alarm一直为高。
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Kailyn Chen：
这个内部端接了匹配电阻，意思是外面电路在靠近CLK+和CLK-中间无需再加100ohm电阻。
寄存器那位配置为0，指的是为了让CLK合理的建立偏置电压，和匹配电阻没有关系。或者说寄存器DEVCLK_LVPECL_EN配置为0，不需要别的操作了。
寄存器2C1报警，读取的值是多少呢？
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user6459816：
0x1f，而且我是先了写入1f进行clear了的。还有就是，我都寄存器208读出为0x7c。
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Kailyn Chen：
您这边给SYSREF 时钟了吗？我建议参考7.3.6.3.2 Automatic SYSREF Calibration的介绍做一下校验，从而保证 SYSREF和CLK之间最优的建立和保持时间。 或者您这边通过配置Register 0x029 = 30h (SYSREF_PROC_EN = 0) 使得SYSREF 处理disable再读取下这两个寄存器看是否有何变化呢。
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user6459816：
按照您所说，设置029之后，读出208寄存器位：62h；2c1寄存器为1ah，sysref的确有问题，我试一下自动校准
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user6459816：
您好，我使能sysref自动校准之后，读2b2寄存器为0，但是我sysref的确是给了，用示波器在板子上也点了电平符合输入范围。最关键的是，若是ADC这边的sysref有问题的话，FPGA那边的sync会建立同步（经过一段时间的拉高拉低之后会持续拉高）呢？
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user6459816：
您好，我使用了ramp test mode，在FPGA端接收ramp数据正常，这是否代表ADC这边的device clk和sysref没有问题呢？
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Kailyn Chen：
您好, 抱歉回复晚了, FPGA端接收ramp数据正常, CLK和SYSREF应该是没问题的.
关于输入时钟衰减的问题,您这边可以附上电路,我这边看下.
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user6459816：
接收端用4.7nf交流耦合，大约有4db的衰减
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Kailyn Chen：
您好，抱歉回复晚了， 靠近芯片CLK端的下拉120ohm电阻的作用是什么? 因为CLK内部已经集成了共模电压偏置电路，并且也端接了100ohm 匹配电阻，所以AC耦合之后，可直接接到CLK输入端。
AC耦合电容前是可以下拉电阻到地的，因为AC耦合之后，直流被隔离掉，在AC电容前下拉电阻为了给直流提供回流路径。
