TI中文支持网Part Number:ADC12DJ3200
您好，我想请问，我的208寄存器读出0110_1100，这是否可以认为我的link已经建立（ILAS阶段已成功）？
但是2C1寄存器读出0001_1000，PLLalarm一直报警，这是为什么？
Kailyn Chen：
208寄存器读出0110_1100,bit6=1,说明link已经建立，并且PLL也已经locked。
2C1寄存器又读出PLL 失锁报警，您是使用的EVM板还是自己的板子？时钟是怎么提供的？建议采用GUI来对clock模块进行配置。
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user6459816：
您好，我用的自己的板子，时钟是先提供device时钟，触发校准之后再给sysref，读寄存器208和2C1都是在sysref攻击之后。
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Kailyn Chen：
您好， SYSREF 有没有进行校正？我怀疑是SYSREF和CLK之间skew问题导致。
按照7.3.6.3.2 Automatic SYSREF Calibration部分的介绍，最后SYSREF校正之后的上升沿和CLK的下降沿对齐。 可以参考Figure66的SYSREF的校准时序。
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user6459816：
我再触发校准之后进行了手动sysref校准，即program了sysref_sel寄存器，而且，无论是208还是2C1寄存器都显示aligned，说明LMFC已经对齐了啊
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Kailyn Chen：
可以用示波器测量按照FIgure 66测试一下CLK 和SYSREF的时序。
因为208显示PLL lock，而2C1显示PLL 未锁存报警，所以我的建议是测量一下时序。或者直接将PLL 报警mask之后，再读取2C1寄存器呢？
目前器件能正常工作吗？
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user6459816：
因为clk给的1G多，示波器测不了，器件运行倒是正常，就是有效位有点低，而且前台校准总是不能成功。
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Kailyn Chen：
您好，CLK最大3200Mhz 频率呢。
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user6459816：
我明白，我指的是我这的示波器带宽500M，大于500M的我没法看波形
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Kailyn Chen：
另外，关于有效位有点儿低的问题，请参考Figure 32-37，在25度常温下和在每个温度下进行FG校准后得到的有效位的波形。
对于芯片的die温度，建议是每变化15度做一次FG校正。
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user6459816：
关键上电就FG校准就没成功，这导致输入电阻等，我都没法去校准，我现在用1310.72M采样，NCO用371.44变频，并8倍抽取，输入370.44M，有效位为7位，输入2249M，有效位变为5。
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Kailyn Chen：
您好，您是按照8.3 Initialization Set Up的初始化配置顺序进行的吗？其中第5步JMODE您配置的是哪个模式？
默认的是JMODE1，如果您需要更改其他模式，需要先JESD_EN disable掉，再修改，否则可能会出现link或lock alarm问题。
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user6459816：
您好，我是按照手册顺序配置的，下面是我配置寄存器的顺序：
0000 b00200 000061 000201 0d0202 1f0030 ff0031 ff0032 ff0033 ff0062 050061 010200 01006c 00006c 010219 00002a 060029 200029 60（此时开启锁相环发送SYSREF到ADC）0029 70802c 00（读）802d 00（读）802e 00（读）0029 630220 000221 000222 8c0223 48…（一直到25b寄存器，剩下的NCO频率字配置预期相同）0219 000219 0102c2 0002c1 1f
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Kailyn Chen：
您好,您的这个问题我帮您再看一下.
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Kailyn Chen：
您好，0000 b0 后加上delay 100ms，验证下FG校验是否成功？
另外，关于PLLllost alarm的问题，建议是将其清零，然后再读取试试，是否还发生报警。
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user6459816：
谢谢回复，关于您的两点建议，我有点疑问，首先复位后100ms？我看手册上写750ns，跟您说的差距有点大，我之前复位之后等待了2300ns，没任何作用，我会试着将等待时间拉长。
还有就是2C1清0不是写入1去清吗？我在最后写入的就是1f。
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user6459816：
您好我还有一个问题,当采样率设置为上面我说的时候，AD工作至少低频很理想，高频只是有所降低，但为什么换一个采样率之后，采集到的数据目标频率周围会有很多杂波，例如，这是正常的频谱：
换采样率之后：
这导致我的有效位很低，而且我看了供给AD的时钟除了频率不同，质量一样（目标频率周围的杂散很少），其他配置都一样，我不太明白这是为什么？
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Kailyn Chen：
是的，是写入1去清的。 您是如何提供时钟源的？
关于频谱异常问题，您这边换的采样率是多少？其他采样率有尝试频谱正常吗？
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user6459816：
时钟源，我是通过外部时钟共给HMC7044再分频给AD的，换的采样率有1300M，1400M，1500M都不太行
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user6459816：
您好上面的问题我明白了，可能是非整周期截断引起的，现在的问题是，ADC用1400M采400M，用mode13，350MNCO下变频，会间歇性的有效位降低，10次采集数据中8次数据有效位为8以上，2次回降到5点多。
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显然有效位降低是因为底噪抬升了，我测试了未接入信号时的电源噪声很小，所以排除电源噪声，请问还有什么原因导致其底噪会间歇性的抬升吗？
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Kailyn Chen：
您好，这个底噪看起来是因为模拟输入频率和新输入的CLK频率是不一致的，您参考下这个关于数据转换器采样时相干信号和非相干信号的影响：
://www.planetanalog.com/signal-chain-basics-160-making-sense-of-coherent-and-noncoherent-sampling-in-data-converter-testing/
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Kailyn Chen：
不好意思，链接发的不完整，再重新发一次。
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user6459816：
谢谢您的回答，我发现导致整个底噪抬升的原因是有些采样点错了，如下图：
第265点符号位错误，我修改数据之后，底噪就睡降下去，有效位就上来了，我又看了其他几组有效位降低的数据，都出现了错点（有的是符号位，有的是整个点就错了），于是我怀疑要么采样出错，要么传输出错。于是我用ramp test mode测试，也出现了错点：
所以我觉得采样应该是没出问题的，也就是CLK没多大问题，问题大概率出现在传输过程中，您认为呢？
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Kailyn Chen：
您好，抱歉回复晚了，看起来像是传输过程中的错误，您的问题解决了吗？
