TI中文支持网Part Number:ADS58C48
之前发过帖子，因原帖已被关闭，现在想继续咨询一些问题。
原帖CASE ：CS0799527
目前已经可以与ADS58C48正常通信，在设置ADC四通道输出模式为outputs toggle pattern.也就是输出为10101010101 and 01010101010.
从FPGA端能够看到在A10，A8，A6，A4上，数据波形符合所设置输出的模式。但在A2，A0两根LVDS线上，并不是这样的数据模式。
具体见图。
还请帮忙分析一下原因
Amy Luo：
您好，
您的这个问题，下周我将会处理。
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Amy Luo：
您好，这个现象也发生在 CH B、C、D这三个通道上吗？配置输出 Outputs all zeros和 Outputs all ones 没问题吧
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user6054042：
同样的现象在四个通道上均存在，在配置后读取ADC寄存器值，配置值与读取值一致。
这是配置输出 Outputs all zeros。
这是配置输出 Outputs all ones。
图中PLL1为ADC的输入时钟，目前ADC的问题还是无法确定，还请帮忙分析一下原因。
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Amy Luo：
ADC的输入时钟是什么信号？频率是多少？幅值是多少？输出时钟正确吗？
有没有可能是硬件问题，换一块板子测试现象还是这样吗？
CM电压是多少？是0.95V吗
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user6054042：
FPGA PLL倍频直接输出的信号，频率尝试过20M、40M、50M、80M、100M，幅值为vpp=2.5V，时钟输出正确，示波器测量验证过。
CM电压是0.95V，ADC外围设计在其他项目中能够正常工作（与本项目的区别是更换了FPGA，但查证了引脚定义与配置没有问题），ADC的供电电压、功耗、配置电阻等均经测量，没有问题，同样的板子有问题，PCB重新布板后现象一致。
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Amy Luo：
感谢您的反馈，我再看下您的问题
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Amy Luo：
为排除FPGA端的问题，您可以用示波器或其他仪表直接测试 ADS58C48 输出端的信号吗？看是怎样的？
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user6054042：
这个之前测过的，示波器和FPGA端在线仿真的波形是一致的
现在信号采样时钟用的是ADS58C48的输出时钟。
为排除信号和时钟相位问题，对FPGA输出时钟的相位进行了调整，从-40°到﹢40°，但没有改善
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Amy Luo：
好的，我再具体看下
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Amy Luo：
您可以确认一下digital_mode_1是否使能了？
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user6054042：
之前已经设置了，寄存器42设置值为08，读取返回值为08。
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Amy Luo：
再确认一点，下面信号中ADC_A_P0是对应于A0 LVDS总线？ADC_A_P1是对应于A2 LVDS总线？
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user6054042：
A_P0对应LVDS总线A0，A_P1对应LVDS总线A2 , 在FPGA当中已经设置了LVDS输入
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Amy Luo：
好的。
FPGA输出时钟通常具有高抖动性，您前面描述说“ADC外围设计在其他项目中能够正常工作（与本项目的区别是更换了FPGA”，您能仔细对比下两FPGA输出的时钟性能吗？看下此FPGA输出的时钟性能是否较其他项目中的差一些？
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user6054042：
看了目前用的FPGA有描述，“PLL输出的c0才能够驱动ADC等外围器件”，确实是这么接的。
我比对一下，看看有什么差异，我再看看之前项目的
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Amy Luo：
好的，我也问问其他同事还需考虑哪些地方
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Amy Luo：
我将您的这个问题反馈给了美国的工程师，他找到了一块ADS58C48 EVM。需要先用TSW1400 EVM启动EVM并检查功能，然后再验证pattern mode。有进展后我会向您更新。
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user6054042：
好的，非常感谢，我这边也在积极调试
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Amy Luo：
好的
