TI中文支持网Part Number:DS90UB948-Q1
948上电时序要求中VDD33/VDDIO to VDD12 delay 0ms,我司使用的系统中实际测试为 -1.16ms
系统电源拓扑为：DCDC 12转3.3V 使能引脚直接上拉到12V；
LDO 3.3V转1.2V LDO使能引脚直接上拉到3.3V；
测试结果如下
请问下，这样是否造成948工作不正常。目前948是可以正常输出，系统也可以正常工作的
Kailyn Chen：
您好，您的意思是VDD12 先于VDDIO/VDD33上电1.16ms了是吧？目前测试下来当电压稳定时，给CLK信号或者输入，输出端波形都是正常的吗？ 因为我们一般推荐客户是按照数据手册中的上电时序，这也是经过无数次实验得到的最佳性能。关于948的上电时序，之前有客户反映过，输出不正常的现象，我看美国工程师给的意见是降低各个电压之间的延迟，因为工艺的不同，那么多个电压上电时序不同会造成漏电流的产生作用到输出或其他信号上。
另外，就是在datasheet中的上电时序表格下面有备注，应用时也需要注意一下，就是当serializer在开始发送数据后再给948上电，防止948 耦合进入噪声并进行处理，所以如果不满足这个需求的话，建议是当948接收到输入数据之后进行硬件或软件复位。
Note that the DS90UB948Q-Q1 should be powered up after a compatible Serializer has started sending valid video data. If this condition is not satisfied, then a digital (software) reset or hard reset (toggling PDB pin) is required after receiving the input data. This requirement prevents the DS90UB948Q-Q1 from locking to any random or noise signal, ensures DS90UB948Q-Q1 has a deterministic startup behavior, specified lock time, and optimal adaptive equalizer setting.
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weiwei CHU：
948是在得到串行器输出后进行上电，上电过程中PDB是拉低的，等上电完成后，延迟500ms，才会拉高PDB引脚，这样也会导致输出不正常吗？
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Kailyn Chen：
正常就是等上电完成后，再将PDB拉高的。PDB拉低相当于进行硬件复位。
您是担心延迟500ms太久是吗？
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weiwei CHU：
我想表达的是，延迟500ms给PDB拉高，能否避免VDD12超前上电造成的输出不正常的隐患
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Kailyn Chen：
没法避免，不同芯片的工艺稍微不同造成了不同的结果，并且在PDB拉高之前作用在oLDI有一段输出。您参考下下面这个帖子：
https://e2e.ti.com/support/interface-group/interface/f/interface-forum/964433/ds90ub948-q1-ds90ub948-q1-power-up-charateristic/3566222#3566222
