TI中文支持网Part Number:LMK04828
我使用LMK04828产生jesd204b需要的时钟，输入clkin0 = 150MHz，需要产生150MHz DCLK和10MHz SDCLK，分别使用了Dual-Loop Mode、Cascaded Zero-Delay Dual-Loop Mode和Nested Zero-Delay Dual-Loop Mode，可是没有一种模式PLL1能够锁定的，使用示波器测量了Status_LD1，一直为脉冲。
Kailyn Chen：
您好，PLL1无法锁定，PLL2 是可以锁定的是吗？ 是使用的TICSPro配置的吗，如果是的话，将配置页面附上看下。
另外 ，150MHz CLKIN是否有端接100ohm终端匹配电阻？另外，PLL1_WND_SIZE 配置的多少，有时这个值配置不当也会引起PLL1失锁。
In cases where the period of the phase detector frequency approaches the value of the default PLL1_WND_SIZE increment (40 ns), the lock detect circuit will not function with the default value of PLL1_WND_SIZE. For PLL1 phase detector frequencies at or above 25 MHz, TI recommends setting PLL1_WND_SIZE less than or equal to 0x02 (19 ns).
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Wang Lin：
对，PLL1无法锁定，PLL2可以锁定。150MHz 从Clkin0单端输入，端接49.9欧姆电阻。PLL1_WND_SIZE使用默认的43ns。TICSPro见附件。
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Kailyn Chen：
您好，抱歉这么晚给您回复，不知您的问题解决了没有？
首先，您可以将TICSPro的配置通过File-save保存为文件，然后方便我们加载到板子里去实验。
第二，N-cal分频系数表示在不使用0 delay 反馈时N divider的值。内部VCO在写N-divider LSBs时，通过预分频值Precaler和N-cal的分频等于鉴相器的频率，否则PLL不会跨温度进行精确校准。这种请款下，将其设置为和N-divider相同的值。
第三，在尝试使用dual -loop模式时，您确认环路是稳定的吗？最快捷的方法是使用PLLatinum Sim软件检查增益和相位裕度在中间水平。理想情况下如果要高于45度的相位裕度，需要调节环路滤波器的设置。
您也可以尝试通过配置PLL1_LD 和PLL2_LD 进行调试。可以将PLL1的R和N输入路由到鉴相器，用来核查一些基本的调试。
比如如果没有R信号，则可能没有输入信号或太弱。
如果有R信号，则可能是频率过高或过低，或者频率变化频繁，可能不是一个干净的信号。
如果没有N信号，可能是DCLKOUT8 反馈没有使能？
如果这两个信号看起来都是正确的频率和锁相，有可能是锁相检测电路的问题，或者是信号的瞬态损失或者jitter过高导致。
