AIC3104C内部PLL模块中的PLL_CLKIN的输入范围是多少

Hi，

请教一下，AIC3104C工作在Slave模式，使用BCLK引脚信号作为时钟信号源，目前主控给BCLK引脚送1.024MHz的矩形波信号。

我的问题是AIC3104C内部PLL模块中的PLL_CLKIN的输入范围是多少，最低值&最大值？

下图，是从手册里截取，似乎PLL_CLKIN的最低值是2MHz吗？

Kailyn Chen：

是的， 虽然AIC3104可以支持不同的采样率，但是使能PLL的话，频率可能会有一定限制。
这里给出了D=0000和 D ≠ 0000的情况下的PLL_CLKIN的频率范围。
您这里1.024Mhz的BCLK是使用的32fs，fs=32Khz吧？

,

Johnny Lin1：

Thanks Kailyn Chen firsts，

 所以，D=0000的情况下，PLL_CLKIN最低频率范围是2MHz吗？

是的，我的目标是采样率fs=32Khz；由于我的主控能给的BCLK频率是1.024MHz，所以算出的PLL配置参数是P=1,R=2,J=32,D=0，如下图

在我目前的配置场景下，analog in –> aic3104c –(i2s_tx)–>主控–(i2s_rx)–> aic3104c–>analog out；调试看来，模拟输入端概率性出现强噪音，模拟输出端是正常的，所以在考虑是否由PLL配置引起。

,

Kailyn Chen：

您好，这个PLL calculator 能帮助我们很便捷的对PLL进行配置，但是也有一些限制，红色表明配置是有不正确的地方。
对于AIC3104来说，当D=0000时，PLL_CLKIN的最低频率为2Mhz。 您可以试下，当PLL_CLKIN 输入2.048Mhz时候，D＝0000这部分应该都是通过的。