关于CC3200之SPI接收FIFO清空的问题

我的应用是这样的：

我的CC3200与FPGA相连，通过SPI通信，

FPGA每次发送512个字节给CC3200，3200通过DAM收到512个字节后会通过WIFI将这512个字节作为一个包发送至手机，

在FPGA发送数据期间，同时会有一个SPI_BUSY信号给3200，当SPI_BUSY为高是，表明SPI正在传输，SPI_BUSY为低是表明一个包传输完成，

我的问题是这样的：

由于各种原因，3200收到的一个包数据会错位，即收到的512个数据有一部分是上一个包的，有一部分是下一个包的！而且一旦出现这个错误就会一直错下去！

由于有SPI_BUSY这个信号，我想能不能通过SPI_BUSY这个信号进行纠正，例如每次SPI_BUSY的上升沿时(一个新的包将到达)将FIFO清空，这样的话就算出现错误，也会很快得纠正！！

Kevin Qiu1：

先排查下是什么引起的错位，看下是这部分没发送过来还是被覆盖掉了