TI中文支持网TI工程师你们好:
在使用C6638 DSP的srio和FPGA进行通信时，fpga采用Swrite进行数据写入，然后产生Doorbell中断，在收到Doorbell中断后，获取L2种的数据，将数据赋值给DDR的一个BUF，发现DDR的数据包不全，只有前面几百个字节，但是看L2的数据包时全的，
怀疑doorbell产生后，L2还没有收完FIFO中的数据。不知道有什么办法在确保数据写完整后，相应Doorbell中断。
Shine：
加大doorbell间隔试试。
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user5315971：
你的意思是FPGA延长doorbell发送时间间隔吗。
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Shine：
是的。
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user5315971：
谢谢，发现问题了。
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Shine：
能分享一下是否问题吗？
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user5315971：
问题解决了，主要两个方面，第一也就是那个负载过高，每次发送延时几个CLOCK就不会有了，因为我的们设备用于移动通信，客户对峰速要求特别高，所以做了第二步改动加以完善，将数据存储放入L2.
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Shine：
感谢分享！
