DSP C6671和FPGA的SRIO初始化问题

 想请教大家一个SRIO初始化的问题，问题详细描述如下：

     DSP采用TMS320C6671，FPGA采用Xilinx的XC7K325T，配置是1x，DSP的SRIO时钟是250M，速率为2.5G，FPGA的SRIO时钟是125M，速率是2.5G，即DSP和FPGA的速率一样，DSP自环时，通信正常，SP_ERR_STAT的PORT OK有置1，但是DSP和FPGA之间通过SRIO通信时，则出现FPGA初始化不成功，DSP也初始化不成功，必须是FPGA先初始化成功了，DSP初始化时才能与FPGA链接成功吗？数据手册上没有看到有关FPGA和DSP谁先初始化，谁后初始化的问题。

    在FPGA和DSP的SRIO初始化时，FPGA可以看到有数据，但是最后还是初始化失败，是不是由于FPGA高速BANK的相邻时钟对其产生干扰了。