TI中文支持网Other Parts Discussed in Thread:TMS320C6671, CDCM61002, TMS320C6678
您好：
Shine：
请看一下FPGA SRIO初始化是否在DSP SRIO初始化之前完成？
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user6381480：
是的，FPGA先load代码，再是DSPload代码的。
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user6381480：
非常抱歉，感谢您的回答，刚才我们重新跑了一遍，发现FPGASRIO也初始化不成功，DSP也是这样。
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user6381480：
FPGA SRIO也初始化不成功，DSP 一样
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user6381480：
非常感谢您刚才的回复，我们又重新跑了一遍程序，确认的是FPGA SRIO初始化不成功，DSP SRIO初始化也不成功，这是由于什么原因造成的呢？
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Shine：
先检查一下FPGA那边不能初始化的原因，FPGA初始化成功了，DSP初始化时才能和FPGA链接成功。
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user6381480：
好的，感谢您的回复，我们这边再检查一下。
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user6381480：
还有一个问题，我们的FPGA自己自环也是成功的（使用的是FPGA的高速Bank的一对发送差分信号和一对接收差分信号）；这样也证明不了当FPGA和DSP的SRIO通信时（用的是SRIO2，一对发送差分信号和一对接收差分信号），FPGA SRIO初始化成功吗？
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Shine：
SP_ERR_STAT的PORT OK有置1吗？
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user6381480：
DSP SRIO自己自环的时候，SP_ERR_STAT的PORT OK有置1，但是跟FPGA通信的时候SP_ERR_STAT的PORT OK置不了1。
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user6381480：
忠诚感谢您昨天的回复，对于昨天最后一个问题的回答是：DSP SRIO自己自环的时候，SP_ERR_STAT的PORT OK有置1，但是跟FPGA通信的时候SP_ERR_STAT的PORT OK置不了1。
我这边还有两个问题想请教一下您：
1、我们的配置是1x，速率跑的是2.5G，时钟芯片选择的是TI 的CDCM61002，DSP的时钟是250M，FPGA的时钟是125M，但是速率配置都是一样的2.5G，由于2.5G速率太高，无法测试，所以会不会是因为时钟芯片CDCM61002有误差，导致速率有点误差，才初始化不成功呢？但是我们之前也是用的这个时钟芯片，跑SRIO的时候没问题，只是DSP芯片更换了，以前用的是TMS320C6678,现在用的是TMS320C6671。
2、跟这三个复位信号（POR#、RESETFULL#、RESET#）有关系吗？按EVM推荐时序依次拉高就行吗？由于C6671是单核，所以我们没有处理这些信号NMI#、LRESET#、LRESETNMIEN#、CORESEL[0：3]、HOUT，只是连接到了FPGA。
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Shine：
1. 您的意思是之前C6678+FPGA是可以通信的？换成C6671+FPGA就不行了？
2. 如果是FPGA控制DSP复位的话，可以FPGA跑起来完成初始化后再去复位DSP。
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user6381480：
是的，C6678+FPGA是可以通信的，换成C6671+FPGA，SRIO就初始化不成功了，其它通信都正常着，没有问题，就是SRIO初始化不成功。POR#、RESETFULL#、RESET#这三个信号由FPGA根据EVM推荐的时序依次拉高，如果不拉高（解复位），则DSP的JTAG连接不上，这个必须是FPGA先初始化吗？DSP和FPGA在初始化时应该是相互的吧，没有谁先后的问题。
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Shine：
请问只是把c6678换成C6671？时钟和复位信号的电路都一样吗？
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user6381480：
时钟电路一样的，复位信号电路确定不了，我们只是按照EVM上将POR#、RESETFULL#、RESET#这三个信号拉高，其它信号NMI#、LRESET#、LRESETNMIEN#、CORESEL[0：3]、HOUT没有处理，只是连接到了FPGA。SRIO和SGMII用的都是250M，SGMII调通了，SRIO自己内部自环和外部自环都好着，跟FPGA链路建立不起来
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Shine：
我把您的问题发到e2e上咨询产品线工程师，请关注下面的帖子。
e2e.ti.com/…/972990
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user6381480：
好的，谢谢
