TI中文支持网TI专家，你好
我们根据K2H的开发板开发了自己的板子，现在跑srio的serdes loopback模式的时候会卡住，但是跑digital的loopback是没问题的，测了时钟156.25MHz是有的，是哪里配置不对吗？
测试例程是K2_STK_DSP_v1.1里的，就改了loopback模式，SRIO_Loopback_Mode loopback_mode= SRIO_SERDES_LOOPBACK;
请问其他还要改吗？
JTAG ID= 0x2b98102f. This is a K2H/K2K device, version variant = 2
DEVSTAT= 0x02003671. little endian, no boot or I2C slave boot, boot master is ARM core, PLL configuration implies the input clock for core is 100MHz
SmartReflex VID= 47, required core voltage= 1.001V.
Die ID= 0x0a009001, 0x0c0003b4, 0x40000000, 0x4ff80000
DSP speed grade = 800MHz, ARM speed grade= 800MHz
Initialize main core clock = 122.88MHz/4×39 = 1198MHz
K2H DDR3A initialization
Initialize DDR data rate = 100.000/1*20/6*4= 1333.3 MTS, bus width = 64 bits.
DDR PHY status PGSR0=0xb0000fff.
SRIO_SERDES_LOOPBACK test start……………………………………..
Enable Exception handling…
SRIO link speed is 5.000Gbps
SRIO path configuration 4xLaneABCD
Shine：
请看一下KeyStone_2_SRIO_STK_User's_Guide，下面是否有配置？
The Loopback field [22:21] in SRIO SERDES Transmit Channel Configuration Registers and Loopback field [24:23] in SRIO SERDES Receive Channel Configuration Registers are used to enable the SERDES loopback test. Following code shows the configuration:
serdesRegs->link[i].CFGRX |= (serdes_cfg->linkSetup[i]->loopBack<<SERDES_RX_CFG_LOOPBACK_SHIFT)|serdesRegs->link[i].CFGTX |= (serdes_cfg->linkSetup[i]->loopBack<<SERDES_TX_CFG_LOOPBACK_SHIFT)|
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xia xia：
Hi Shine,
在csl_serdes_srio.h有做以下定义，这个应该就是跟KeyStone_2_SRIO_STK_User's_Guide的serdes loopbakc配置匹配的地方，但是这里面的寄存器配置跟KeyStone Architecture SRIO User Guide.pdf这个手册对不上啊，包括SRIO配置寄存器的基地址和偏移地址以及每位的定义，请问keystone2的SRIO有更新的文档吗？
if (loopback_mode == CSL_SERDES_LOOPBACK_ENABLED)
{
CSL_FINSR(*(volatile uint32_t *)(base_addr + 0x200*(lane_num+1)),31,24, 0x40);
}
上面这个函数是往24~31位写0x40，但是手册里面确是RX CFG的23~24/TX CFG的21~22写11，寄存器偏移地址也对不上。
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Shine：
我把您的问题发到e2e上了，请关注下面的帖子。
e2e.ti.com/…/973523
