TI中文支持网您好，请问在TSIP enhanced test files 中的test.h中（具体如下图所示），使用2、4、8 lanes必须使用八个核心吗？可以只使用核心 0 控制4 lanes 吗？
user4755134：
回复 Shine:
请问具体修改哪些地方实现在一个核上运行？我自己尝试修改过，没有成功，能麻烦您给出要修改的地方吗？
Shine：
回复 user4755134:
我需要询问相关工程师，再为您解答，一旦得到回复会立即回复给您。
user4755134：
回复 Shine:
请问TSIP enhanced test files中的测试程序，设置的TSIP时钟频率和帧同步频率分别是多少？这两个频率是固定的吗，是不是可以根据自己的需求任意设置？
Shine：
回复 user4755134:
请关注下面E2E上我发的帖子。
e2e.ti.com/…/938961
user4755134：
回复 Shine:
您好，现在可以实现一个核心控制多个receivelanes（即links），有一个问题想请教一下，TDMU 中有6个 receive channels ，当我只使用一个channel 同步接收多个receivelanes的数据时（接收数据是16位的），由于每个timeslot接收的数据都是8位的，各个lane的16位数据会被拆成2个timeslot分开存放，请问如果我使用多个receive channels，每个channel只接收一个lane的数据，这样每个lane的16位数据就还在一起，但是这样做的时候能保证多个receive channels对应多个receivelanes的数据是同步的吗？
