TI中文支持网各位大虾好，请教个关于TMS320C6654 PCIE连接异常问题：
目前手头的一款量产产品，DSP使用的TMS320C6654型号，DSP为从设备，通过PCIE BOOT加载程序，总会有3%左右的板子会出现PCIE连接失败问题，需要反复复位重连几次才会成功； 通过读取上电后 PCIE IP 核内部物理层 LTSSM 状态寄存器， 发现 LINK 异常时处于 Polling.Compliance 状态， 而 LINK 正常时是处于 L0 状态的。
硬件设计采用的是同步时钟模式，时钟由CDCM61004RHB（不支持扩频时钟）输出两路100M的LVDS差分CLK分别给到主从设备，但TI的sprugs6d资料里面说明上电复位状态PCIE默认是独立时钟模式，目前怀疑问题跟参考时钟有关，排查硬件电路，DSP端的参考时钟没有外接100R终端匹配电阻，不知DSP是否已经内置了该100R电阻？另外想让DSP上电后的时钟模式改为同步时钟模式是否只能通过二次加载？参考时钟严格按照阻抗匹配要求做的，两条差分线上分别都接了100nF的隔直电容，而且差分走线长度在5厘米内；
因测量设备限制，没有测量TX和RX及时钟的眼图和抖动，测量了差分时钟的单端信号，频率、占空比和电均正常，在测量过程中发现，只要示波器探头接触时钟线上的隔直电容上，PCIE上电连接就正常，撤掉探头，就又出现不良；因此对出现PCIE连接不良的板子，在PCIE的差分参考时钟两线之间并接个2.2pF的电容后，启动均正常，但在本来正常的板子上并上电容后，反而有个别板子会出现连接不良的问题，增加电容会使时钟的上升沿变得倾斜一点，难道PCIE对时钟沿不是越陡峭越好？而是要求时钟源在一定的范围内？
目前问题依旧没有查明，请教大家是否有别的分析方法可以尝试？
Shine：
参考时钟内部内置100ohm电阻，请看下面的帖子说明。
Note that the LJCB has an internal 100ohm termination across the differential clock inputs and that the clock signal must be AC coupled for proper operation.The value of the AC coupling capacitor should be selected so that the RC corner frequency is at least two decades below the 100MHz REFCLK frequency.
e2e.ti.com/…/120427请检查一下PCB布线是否符合下面文档中的要求。
7 PCIe Interface
www.ti.com/…/sprabc1.pdf
