TI中文支持网ADC采样设计时，发现ADCINA通道采样正常，而ADCINB通道跟随SOCB信号产生一个脉冲干扰，类似于电容充放电的波形，导致ADCINB通道的值偏大。
测试条件：
1、测试ADC输入供电电压为3.3V，1.9V都是稳定的。
2、分别卸除ADCINA通道的输入电阻及ADCINB通道的输入电阻，外部输入只有100pF的电容，发现A通道的电平为0，而B通道的电平为3V，有一路甚至达到3.6V。
3、分别采用级联采样、SOCA采样、SOCB采样发现现象一致。
初步分析：
是ADCINB通道内部的采样保持存在问题，使得外部电容充电。
请问一下有什么方法解决这个问题呢，谢谢
Johnson Chen1：
芯片内部应该不太可能有为题，即使有问题，也不应该出现3.6V的信号。请楼主检查一下硬件上是否有问题，如果硬件没问题，可以换一个芯片和板子对比试一下。
ADC采样设计时，发现ADCINA通道采样正常，而ADCINB通道跟随SOCB信号产生一个脉冲干扰，类似于电容充放电的波形，导致ADCINB通道的值偏大。
测试条件：
1、测试ADC输入供电电压为3.3V，1.9V都是稳定的。
2、分别卸除ADCINA通道的输入电阻及ADCINB通道的输入电阻，外部输入只有100pF的电容，发现A通道的电平为0，而B通道的电平为3V，有一路甚至达到3.6V。
3、分别采用级联采样、SOCA采样、SOCB采样发现现象一致。
初步分析：
是ADCINB通道内部的采样保持存在问题，使得外部电容充电。
请问一下有什么方法解决这个问题呢，谢谢
chongyue huang：
回复 Johnson Chen1:
您好，谢谢您的解答
我检查了硬件的供给电源都没有问题，在测试过程中，将ADC输入口只接100pF的电容，在MCU上电时，发现一个现象，即ADCINA口电平始终为低电平，而ADCINB的电平却是变化的，先是充电到3V，然后再缓慢下降到0V，这个是什么原因呢？我的硬件设计哪里会导致这种现象呢？
ADC采样设计时，发现ADCINA通道采样正常，而ADCINB通道跟随SOCB信号产生一个脉冲干扰，类似于电容充放电的波形，导致ADCINB通道的值偏大。
测试条件：
1、测试ADC输入供电电压为3.3V，1.9V都是稳定的。
2、分别卸除ADCINA通道的输入电阻及ADCINB通道的输入电阻，外部输入只有100pF的电容，发现A通道的电平为0，而B通道的电平为3V，有一路甚至达到3.6V。
3、分别采用级联采样、SOCA采样、SOCB采样发现现象一致。
初步分析：
是ADCINB通道内部的采样保持存在问题，使得外部电容充电。
请问一下有什么方法解决这个问题呢，谢谢
chongyue huang：
回复 Johnson Chen1:
我今天采用贵司提供的例程单独测试ADC，发现这样一个现象，ADC采样采样级联方式，随着ADC采样通道的个数增加，即AdcRegs.ADCMAXCONV.all值变大，ADCINB通道上的干扰幅值越大，干扰周期为采样周期。请问一下是什么原因呢
ADC采样设计时，发现ADCINA通道采样正常，而ADCINB通道跟随SOCB信号产生一个脉冲干扰，类似于电容充放电的波形，导致ADCINB通道的值偏大。
测试条件：
1、测试ADC输入供电电压为3.3V，1.9V都是稳定的。
2、分别卸除ADCINA通道的输入电阻及ADCINB通道的输入电阻，外部输入只有100pF的电容，发现A通道的电平为0，而B通道的电平为3V，有一路甚至达到3.6V。
3、分别采用级联采样、SOCA采样、SOCB采样发现现象一致。
初步分析：
是ADCINB通道内部的采样保持存在问题，使得外部电容充电。
请问一下有什么方法解决这个问题呢，谢谢
Johnson Chen1：
回复 chongyue huang:
是否有换一块板子或者芯片试一下，另外ADCCLK是多少？SYSCLK是多少？
