TI中文支持网我按照参考设计：
适用于 12 位数字转换器的可扩展 20.8GSPS 参考设计
TIDA-010128
设计了ADC12DJ5200 + FPGA +HMC07044+ LMK2595 结构的采集系统，ADC工作在JMODE = 1 single channel，16 lanes，jesd204b兼容模式下。 LMK2595输出 2.5GHz频率时钟和单脉冲形式的sysref，HMC7044发送refclk和sysref给FPGA，并且给LMK2595输入时钟保证同源。
起初的现象是给ADC和FPGA发送sysref之后，在test mode（ramp）下，sync能够拉高，但是会偶尔拉低，如果设置成normal mode， sync会周期性拉低。后来发现好像是给ADC的sysref有问题。
现在，我把ADC的sysref引脚直接接地，只给FPGA发送sysref，居然也可以建立链路。sync持续拉高，不会掉低。
请问ADC工作的时候不需要sysref来同步LMFC嘛？
是为什么呢？感谢您的回复。
Amy Luo：
您好，感谢您对TI产品的关注！为更加有效地解决您的问题，我需要询问一下更了解这款芯片的TI资深工程师，我会尽快反馈给您
tianyi wei：
回复 Amy Luo:
感谢您的回复。不仅如此，我接收到ADC的采样数据，解码之后得到的波形并不正常，和论坛里面关于ADC12DJ3200一些帖子遇到的情况一致，而他们也没有解决问题e2echina.ti.com/…/533537。若是可以，可以用email联系我：527114591@qq.com期待您的回复。
tianyi wei：
回复 Amy Luo:
我今天发现，ramp test mode是正确的，意味着link layer是正确的，但是用Short and Long Transport Test Mode时，发现数据不正常，意味着传输层 transport layer工作有问题。感觉是接收到的数据 部分是乱的。不知道是sysref的问题还是配置的问题。期待您的回复
Amy Luo：
回复 tianyi wei:
美国的工程师已给予回复：
您从sysref发送多少个脉冲？看起来像只有一个脉冲。如果是这样的话，我建议增加更多的脉冲（一行4到8个脉冲）或DC耦合SYSREF（假设sysref是交流耦合的）。
一旦LMFC建立，sysref不需要再发送任何脉冲，否则LMFC会一次又一次地复位。
tianyi wei：
回复 Amy Luo:
哦哦 感谢回复
sysref引脚 我接地了。应该是一个脉冲都没有。
但是奇怪的可以建立起链路，甚至可以接收到数据。但是感觉数据误差较大，比如正弦信号，好像是时间失配误差和偏执误差比较大。
我打开了foreground calibration 误差会减小，但是还是会有误差。
每次采集数据的误差还都不太一样，是LMFC没有同步的问题？
我去英文论坛看看。
Amy Luo：
回复 tianyi wei:
下面E2E论坛链接是我针对您的问题发的帖子，您可以跟帖咨询：
e2e.ti.com/…/947772
