TI中文支持网采用6748连接AD，当AD产生脉冲信号后，从AD读取数据。
连接方式：
1. AD输出脉冲——FSR；
2. AD取数时钟——CLKR；
3. AD数据——-DR；
配置：
1. FSR配置为外部输入：FSRM=0；
2. CLKR为dsp输出：SCLKME=0；CLKSM=1；
3. 为了使得每次检测到AD输出脉冲（FSR）后，CLKR重新同步：GSYNC=1；
问题：
采用示波器测试CLKR管脚，无输出时钟。是不是当设置GSYNC为1时，内部采样率发生器的输入时钟必须采用CLKS管腿的输入时钟？
user5620804：
虽然内部采样率发生器的输入时钟设置为内部时钟：SCLKME=0，CLKSM=1；但是当GSYNC=1时，采样率发生器只能从CLKS输入时钟。
当从CLKS输入时钟后，CLKR管腿有时钟输出了。但是，新的问题是，在FSR脉冲到来时，并没有同步CLKS信号。
查看手册，有如描述：
在FSR为高电平时，CLKG应该保持高，而CLKR为CLKG的输出，所以CLKR也应该一样。但实际用示波器测试，在FSR高电平期间，CLKR只有偶尔会多保持低电平半个周期，绝大多数时间，CLKR并没有变化。
Tony Tang：
CLKRM的设置呢？
