TI中文支持网通过FPGA提供时钟给DAC3161的DACCLK，但是FPGA提供的是LVDS电平，而DAC3161的DACCLK是LVPECL电平。
两者不能直接对接，可以通过AC耦合方式对接。但是查看DAC3161的数据手册，有这么一段话不太理解：LVPECL clock input for DAC core with a self-bias of approximately CLKVDD18 / 2.因为没有给出具体的框图，所以无法知晓内部的结构。是不是可以这么理解，只需要AC耦合，不需要后面的端接电阻，内部已包含了。
多谢！
You Zhou：
回复 Kailyn Chen:
好的，多谢啦
