TI中文支持网一个电路中有两片PCM5102A，工作模式：SCK接地（PLL有效）、DEMP接地（De-emphasis:Off）、FLT接地（Filter select : Normal latency）、FMT接高（Audio format selection : Left-justified）、XSMT接高（soft un-mute），两片BCK、LRCK、DATA信号各自并联后被FPGA驱动，输出50Hz的正弦波。
测试发现两片DAC输出的正弦波的相位，不是固定在0°不变，而是在每次重新上电（整个电路掉电再上电）或FPGA复位重启（BCK、LRCK、DATA信号暂停几秒在恢复）后，有可能固定在0°、-0.08°、0.08°（还有其它附近值）等值上，而不是每次重启都为0°。
进一步分析测试，当将输出波形设置为50Hz的方波时，用示波器观察两片DAC的输出波形的上升沿和下降沿，可以测量出两者波形并非每次重启后都是完全重合（同相）的，而是每次重启后，两者之间存在的时间差可能固定（一旦重启后就不再变化）在0s、5us、-5us、7us（还有其它附近值）。
分析原因：1.不同芯片内部PLL每一次启动稳定的时间不完全一致造成的？2.芯片的内部延时不是datasheet中所说的20ts，而是不同芯片每次重启后延时时间有一定的变化范围？
请大咖解疑释惑，谢谢！
Kes Tam：
这个看起来跟PLL无关，诂估你现在是两片5101用不同的I2S data，能不能两片并接一根data线，确认是否前面作成
YAN ZHANGYONG：
回复 Kes Tam:
非常感谢您的答复！
1.该应用音频数据格式采用的是Left-justified；
2.两片5102A的BCK\LRCK\DATA改用同一组信号驱动。
3.当将输出波形设置为50Hz的方波（fLRCK=50*512=25.6kHz、fBCK=fLRCK*64=1638.4kHz）时，用示波器观察两片DAC的输出波形的上升沿和下降沿，可以测量出两者波形并非每次重启后都是完全重合（同相）的，而是每次重启（BCK、LRCK、DATA信号暂停几秒在恢复）后，两者之间存在的时间差可能固定（一旦重启后就不再变化）在0s、2.5us、-2.5us，对应的相位差为0°、0.045°、-0.045°。
4.上述时间差值和LRCK/BCK的周期同步变化。即当将输出波形设置为65Hz的方波（fLRCK=65*512=33.28kHz、fBCK=fLRCK*64=2129.920kHz）时，时间差可能固定（一旦重启后就不再变化）在0s、1.92us、-1.92us，对应的相位差仍为0°、0.045°、-0.045°。
a.两片L输出波形
b.两片L输出的上升沿(同相)
c.两片L输出的上升沿(1#片超前2#)
d.两片L输出的上升沿(2#片超前1#)
e.两片L输出的下降沿(1#片超前2#)
因对PCM5102内部细节了解的不够深入，请进一步分析指导。
