CD4053电路设计

我用CD4053来解决光耦输出低电平不完全为0的问题。只用了A通道开关，使能端、Vss、Vee和不用的BC接地。ax\ay分别接0和5V。测试14脚输出，A接0-5VPWM波，发现不管A脚是高电平还是低电平、14脚（公共端）一直是低。请问是电路设计问题还是其他问题？

Kailyn Chen：

您的VDD电压是多少？需要注意VDD至少要比VSS高4.5V，比VEE至少要高18V。 所以如果VSS接地，那么VDD至少要4.5V，因此VEE至少要-13.5V才行。

Kailyn Chen：

回复 Yanan Li:

VEE是模拟信号的负压轨，也就是模拟信号的范围为Vee~VDD，不能悬空。但目前您的VDD=5V，VEE和VSS接GND是没问题的。
我上面的回复有点儿问题哈，指的是如果模拟信号达到20Vpp的幅值范围的话，那么需要数字信号幅值在4.5V~20V范围，才会有我上面提到的VDD, VSS和VEE之间的关系。
CD405x的datasheet中有这么描述：
Control of analog signals up to 20 VP-P can be achieved bydigital signal amplitudes of 4.5 V to 20 V (if VDD – VSS = 3 V, a VDD – VEE of up to 13 V can be controlled; for VDD – VEE level differences above 13 V, a VDD – VSS of at least 4.5 V is required). For example, if VDD = +4.5 V, VSS = 0 V, and VEE = –13.5 V, analog signals from –13.5 V to +4.5 V can be controlled by digital inputs of 0 V to 5 V.

Yanan Li：

回复 Kailyn Chen:

对的，我把VEE和VSS都接地了，VDD接5V。ax、ay分别接0和5V。利用PWM波控制A。来得到标准的0-5V的PWM波，但是现在A为1时，输出高电平上不去，一直为低。

Kailyn Chen：

回复 Yanan Li:

恩这样没问题，理论上是通过A的逻辑高低，达到ax ，ay，也即0～5V的PWM波形。有更换通道B或C试试吗？

nick wang：

回复 Yanan Li:

很好

nick wang：

回复 Yanan Li:

很好

nick wang：

回复 Yanan Li:

當然不行