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图1
我在AFE5851外接一个正弦波发生器，频率设置为1MHZ，VPP为1V，按AFE5851的AD转换时间来算，这个频率已能满足要求，可是我在用FPGA中嵌入式逻辑分析仪观测这个正弦波的时候出现了图1的情况，请问这是何原因？
图2
在无信号输入的情况下出现图2的情况，这又是何原因？？
图2的出现是否是因为交流信号的抖动造成的，如果是要如何解决，不是又该如何？
Robin Feng：
图片无法显示，时钟多少，什么提供，是否有测试过EVM板
Jinwei Guo：
回复 Robin Feng:
图片能显示的啊，您打开后稍等也许网速慢刷的慢，板子的系统时钟是40MHZ，采样频率是20MHZ，由内部时钟提供，板子也有测试过，都通过了
deyisupport：
回复 Jinwei Guo:
Check the 5851 timing diagram. We have 8 pair LVDS lines to handle 16CH data. Thus the data arrangment is not that simple. FCLK high level is CH N, FCLK low level is CH N+1
Jinwei Guo：
回复 deyisupport:
Thank you for your answer, but I have noticed that you mentioned the problems. I tested 16CH data, and through various test patterns on the board. I mentioned above is the test results of two channels in the case of an external signal generator. To sum up the problems I have mentioned, please give detailed answers.
deyisupport：
回复 Jinwei Guo:
您好，因为负责这个产品的工程师正在休假中，回复因此会有所延迟，非常感谢您的理解！！实在抱歉！
