TI中文支持网我们通过差分运放给ADC（ADS5500）输入了一个0~20mV的三角波信号，然后用逻辑分析仪输出的数据，发现在峰值部分有一个上抬，分析后发现是由于D7的错误输出导致，如果将输入信号加大，D8位也会出现错误输出的现象，ADC的输入端没有看到干扰，并且这类错误似乎仅仅与输入信号的幅度相关，而与输入信号的频率无关。
ADS5500是流水线ADC，请问大家是否有碰到类似的问题呢？
谢谢！
Seasat Liu：
Liang
很象是数据时序问题
试一试内部test patern模式，发一下toggle信号，看看对不对
liang ran：
回复 Seasat Liu:
ADC的数据接口和时钟当时在布线时候比较小心的做了等长，FPGA的输入口也做了时序约束。有一个情况就是我们在当初调试系统时候，VCC3.3V的电压输出不稳定，有一个到4.8V的震荡（正常最高3.7V）。请问会不会是输入电压过高导致流水线ADC内部某一部分工作不正常？
谢谢！
liang ran：
回复 Seasat Liu:
ADC的数据接口和时钟当时在布线时候比较小心的做了等长，FPGA的输入口也做了时序约束。有一个情况就是我们在当初调试系统时候，VCC3.3V的电压输出不稳定，有一个到4.8V的震荡（正常最高3.7V）。请问会不会是输入电压过高导致流水线ADC内部某一部分工作不正常？
谢谢！
Seasat Liu：
回复 liang ran:
Ran
过压后坏没坏，这个我无法确认。但是已经超过芯片手册上给定的最大值了。建议你还是先测试一下test patern模式，发一下toggle信号。通过寄存器就可以操作
Seasat Liu：
回复 liang ran:
Ran
过压后坏没坏，这个我无法确认。但是已经超过芯片手册上给定的最大值了。建议你还是先测试一下test patern模式，发一下toggle信号。通过寄存器就可以操作
liang ran：
回复 Seasat Liu:
你好，我们尝试了下toggle信号，结果是D0~D12位是0和1的交替（每个周期变一次），但是D13和D12之间并没有出现交替。
但是我是在输入小信号的时候就能看到问题，请问会不会有其他的原因？
谢谢
Seasat Liu：
回复 liang ran:
Ran
如果输出的二进制补码，高位在小信号时应该不会变化的。
如果不用toggle模式，而是发全0和全1呢？高2位会变化吗？
Seasat Liu：
回复 liang ran:
Ran
问题解决就好
