AFE5801 中关于Dclk的问题

       AFE5801的输出时钟有两种，一个是fclk，频率与输入采样时钟频率相同，还有一个是dclk，频率是fclk的6倍。两种时钟都是差分形式。输入到FPGA处理时，都是灾FPGA中转换成单端信号进行后续处理，但是dclk每个上升沿和下降沿都对应着一个bit数据，而FPGA不能同时采用一个时钟上升沿和下降沿进行串并转换，这个时候是将dclk进行2倍频后用于串并转换模块的时钟信号还是有什么更好的办法？

Van Yang：

你好，输出的数据是按照DDR时序，所以有上下两个跳沿。建议你所用的FPGA有关的DDR接口设计。

hui huang1：

回复 Van Yang:

那么每个数据的第一个bit位是与dclk的上升沿对应还是与下降沿对应呢？