用altera cyclone III FPGA产生一对8M的采集差分时钟给ADS6442，并行配置，经过测试并行配置没有差错，但DCLK，FCLK输出有问题，在signaltap ii 上观察dclk,fclk是杂乱无章的时钟信号，根据逻辑分析仪上的采集深度，信号波形发生变化，但还是没有规律，没有固定变化周期，求解？？，是芯片的问题？还是并行配置的问题？？？
您好
能否提供更详细的测试报告呢？
例如您的signaltap II的采样时钟具体多少？ 采样到的具体波形是如何的，有图吗？
ADS6442: 采集正弦波有乱码
ads6442采样问题
ads6442采样问题
ADS6442采样困惑AFE58JD32: Verilog Reference Code for Driving AFE58JD32ADS1235: ADS1235、ADS1263和AD7190，三款芯片比起来那个精度和抗干扰性更强一些AFE58JD28EVM: I want to use TSW14J50EVM to evaluate AFE58JD28EVM, but I can't find the option AFE58JD28 in HSDC Pro.AFE58JD28EVM: I want to use TSW14J50EVM to evaluate AFE58JD28EVM, but I can't find the option AFE58JD28 in HSDC Pro.
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