TI中文支持网大家好，近来接触JESD204B接口协议，采用SUBCLASS1方案，在系统设计上遇到诸多问题。首先SYSREF和DEVICE CLK 一般有不同的电气特性，一个可能是TTL的，另一个是CML的，并且在不同的电压域，如何能保证到达各器件内部之后，仍能满足建立保持时间要求呢？特别是DEVICE CLK采用2.5G的高频情况下。如果以外部时钟控制芯片去调整的话，即使在常温下能保证DEVICE CLK正确采样SYSREF生成LMFC，但是随着温度升高，也会有采样亚稳态出现，当系统需要同步的芯片较多的话，这个问题更难解决。在系统设计上不知有些什么要求，还望有经验者指点一二。
Decapton Wang：
可以参考一下TI的JESD204B时钟产品LMK04828，器件手册里有输出组态的外部端接信息。
Hao Tian2：
回复 Decapton Wang:
也就是说 ，各器件SYSREF与DEVICE CLK的正确采样及匹配问题，全部都落在时钟分配电路上，那不知道各个ADC及DAC内部还需要有微调这两个信号时序关系的电路吗？
Decapton Wang：
回复 Hao Tian2:
你可以参考一下ADS42JB69的手册，里面提到可以用SYSREF做同步（subclass 1），也可以用SYNC做同步（subclass 2）。至于DAC，TI的DAC38J84应该还在内测吧。
Hao Tian2：
回复 Decapton Wang:
同步方案有问题，期望TI中的高人给予解答。温度从-40变化到85时，如何保证SYSREF与DEVICE CLK的建立保持时间一直不会违例啊？LMK04828输出的同一pair的SYSREF和DEVICE CLK在某个温度下的最大skew是25ps，但是温度发生变化时还能保证skew在25ps以内吗？我认为除非有一个回路不断检测校准两者的相对相位关系，否则在宽温范围内工作很难满足建立保持时间，进而无法实现多器件同步要求。
Seasat Liu：
回复 Hao Tian2:
这个25ps，是指在全温范围内的最大值。这个在June 2013版本的手册中的第20页有写。测试的温度和电压在20页的头两行
Hao Tian2：
回复 Seasat Liu:
可不可以理解为，各器件SYSREF与DEVICE CLK的正确采样及各器件间的匹配问题，全部都依靠时钟分配电路的调整来解决，那不知道各个ADC及DAC内部还需要有微调SYSREF与DEVICE CLK时序关系的电路吗？
Hao Tian2：
回复 Seasat Liu:
又仔细看了一下datasheet，device clk与sysref之间25ps skew的测试条件是fclk=245.76MHz，但我关心的是输出的device clk以及sysref分别是多少Hz呢？如果device clk频率为最高频率，还能满足25ps的最大skew吗？
Seasat Liu：
回复 Hao Tian2:
你现在用的JESD204B 的ADC和DAC是哪一款？要求的Device Clk是多少？
Hao Tian2：
回复 Seasat Liu:
目前用的是IDT 的一款 DAC，device clk是2GHz，之后考虑用到更新的产品，device clk将达到4GHz。
Seasat Liu：
回复 Hao Tian2:
这个料不熟悉，你要看看DAC的容忍的指标是多少。
