TI中文支持网按照官方开发板原理图做了实验板，具体为ths4521+ads1278，基准电源用REF5025+opa350。
采用高精度模式，spi、TDM、FIX模式，clk为100kHz。
看资料只提到高精度模式下clk最大为27mHz，那么请问clk最小有限制？
因为实验板遇到如下问题：
1.将THS4521的输入端短接到地，采集到数据有约40uv的跳变，跳变太大。
2.接上传感器，传感器阻抗为390欧姆，采集到数据有约150uv的跳变，跳变更大，感觉阻抗匹配不是很好。
user151383853：
从手册看:
CLK: Digital input Master clock input (fCLK).
SCLK: Digital input/output Serial clock input, Modulator clock output.
芯片主时钟, 和通信时钟, 没有直接的相关性
tCLK CLK period (1/fCLK) 范围 37 ～10,000 ns, 也就规定了最低主频 100Khz
Kailyn Chen：
回复 user151383853:
要说CLK和SCLK的关系，可以看下数据手册Page9的帧同步时序，CLK的下降沿到SCLK的下降沿的时间tcs的范围。
L_wolf：
回复 Kailyn Chen:
短接输入到地精度接近17位，但接上传感器后精度才15位，是否可以认为与clk采用100khz无关，
之前考虑采样率越低，精度应能更高。
