TI中文支持网最近在调试AD模块，使用ADC12D1800，AD输出的时钟DCLKI、DCLKQ首先经过FPGA内部的PLL用于寄存数据，但是PLL的LOCK信号不能锁定，出现低电平，请问最可能是什么原因？
user151383853：
会不会是信号源的频率不稳定呢?
jian zhang7：
回复 user151383853:
信号源测试过，没有问题，用的是LMX2531，输出1800MHz，AD使用Non-ECM模式（pin-control），没有配置寄存器，用示波器测了下，AD输出时钟时有时无
ADC12D1800
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