TI中文支持网安装规格书上的Figure 3. Timing for Conversion and Acquisition Cycles With CS Tied to BDGND, RD Toggling的实现，理论上应该busy有输出，但是busy测试到没有输出，电源供电正常，时序也正常，那么接下来该如何考虑究竟是哪里出了问题？
user151383853：
还是先查硬件吧. 这个信号芯片就绪自动会输出, 其他几个控制信号一起都查一下
关于ADS8383芯片
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