TI中文支持网你好，最近采用lm98640 AD+Altera FPGA做采集，ADC采集的数据由lvds传输给FPGA处理。看了98640的文档对lvds接口部分有点疑问
lvds输出接口的TXCLK是在两拨数据中间有个gap，TXCLK不能算是个完整的时钟信号，在FPGA端就不能把TXCLK作为一个时钟输入作为时钟源。那对于输入数据还能用altddio_in做处理吗？经过altddio_in的数据以哪个时钟作为时钟域呢？
Jason Shen：
不太明白你的意思，INCLK是LVDS的输入时钟，其他的信号都是和这个信号有关系的。需要TXCLK是一个完整的时钟是出于一个是么考虑呢？
luis：
回复 Seasat Liu:
你好，感谢你的回复
我的问题是这样的，lm98640数据通过lvds接口输出，在Quad Lane中TXCLK作为采样时钟去采集TXOUT0 TXOUT1 TXOUT2 TXOUT3信号，
FPGA端代码用verilog实现如下
always@（posedge TXCLK）
data 0 <= TXOUT0
data 1<= TXOUT1
data 2<= TXOUT2
data 3<= TXOUT3
TXCLK在even output和odd output中有一个gap，这样还能把TXCLK作为采样时钟去采集TXOUT信号？是否会存在问题？
还有，对于FPGA实现TXOUT信号采集除了以上方法，是不是有其他的方法实现？
user3931289：
回复 Seasat Liu:
我用TxtFrm作为信号起始，用TXTCLK作为数据采集，下降沿采集，FPGA采出来怎么结果不对啊？INCLK是外部SMA信号源单独供给。
