DAC 5672数据时序问题

2017-12-22 分类：数据转换器阅读(247)

你好，我想请问下关于DAC 5672 的singgal Bus Interleaved mode 。

这种模式下，数据速率为时钟的俩倍，可不可以做以下实现：输入时钟200M,输入速率400M，在时钟的上下边沿采样。这样一来 select IQ 的速率应该跟也为200M。但是照上图，select IQ的速率为二分之一输入时钟。这边不太理解

这个图上, 数据速率和 CLKIQ 同频率, 是select IQ 频率的两倍

这个问题, 好象也只能遵守他的规定

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