关于DDC112的一些疑问

1.  芯片的CLK和CONV引脚如果同步效果差，比如相差0.1us，会影响什么？如果影响，原理是什么？

2.  芯片CLK是用来做什么功能的？

3.  芯片可以测量电流方向从芯片流向带检测设备的信号吗？

4.  CLK速度慢一点是否有大的影响，比如1MHZ。如果有影响，会影响什么？

PS:希望可以得到诸位的指点。在此感谢！

Kailyn Chen：

1.影响的是噪声性能，在datasheet中有描述，给出CONV建议和CLK的上升沿必须同步，误差在+-10ns范围内。
For the best noise performance, CONV must be synchronized with the rising edge of CLK. It is recommended CONV toggle within ±10ns of the rising edge of CLK.
2. 系统时钟。