ADS8588H的CONVST Control 时序图中的RESET信号

ADS8588H的CONVST Control 时序图中的RESET信号是要一上电只给一次，还是每次当CONVSTA低电平时给一次复位信号，求助！最近在写FPGA驱动程序，相关内容在手册中的P15页的图1，及P36的P7.4.1.6，看过之后还是不太确定

Kailyn Chen：

从P7.4.1.6的介绍来看，是当每一次重新转换的时候，进行一次复位，并且为了防止reset 的无效，还需要有一个小小的延迟tSU_RSTCN，即建立时间。
In order to initiate the next conversion cycle after deactivating a reset condition, allow for a minimum time delay
between the falling edge of the RESET input and the rising edge of the CONVSTA, CONVSTB inputs (see the
Timing Requirements: CONVST Control table). Any violation in this timing requirement can result in corrupting
the results from the next conversion

user4833232：

回复 Kailyn Chen:

嗯，多谢！我一开始也从P7.4.1.6的话中觉得是您说的那样，应该是每次转换搞一个RESET，但是这种理解与P15页的图1中RESET时序图是不一致的，您看P15图1中的第二个CONVSTA上升沿之前的那段低电平时间内，RESET信号就没有给拉高复位，应该按照哪种理解呢,求赐教。