TI中文支持网最近在写ADS8588H的FPGA驱动程序，遇到几个问题，
第一，参考官方datasheet中的P16页的图5，注意有1个技术指标是tsu_csck，在P10的6.10表格中说明其为Setup time : CS falling to first SCLK edge,最小时间是8ns，请问：这个8ns的时间是必须要保证的么？能不能是0ns？如果必须是8ns,则cs的产生不能在SCLK时钟域下
第二：数据手册的P43中7.4.2.3.3的第二段部分 ，The MSB can be read by the host processor on the next falling
edge of the SCLK signal. The remaining 15 bits of the conversion result are output on the subsequent rising
edges of the SCLK signal and can be read by the host processor on the corresponding falling edges.，请问：在serial data read operation中，转换结果的最高位被读取是一定要在SCLK的下降沿情况下才可以么？其余15位是上升沿和下降沿都行，这个我清楚，就是最高位这个不太清楚能不能用上升沿？
第三：综合第一和第二，我认为，针对于ADS8588H串行读取时序问题，我用了8个通道，在CS低电平情况下，只要满足搞上个16*8=128个SCLK就行，在上升沿取数据，至于CS下降沿距SCLK的第一个沿，SCLK的最后一个active edge到CS高电平的时间间隔，可以不去考虑，这样做对不对？
跪求大神指点！比较着急，先谢谢大神了！
user151383853：
是tsu_csck，在P10的6.10表格中说明其为Setup time : CS falling to first SCLK edge,最小时间是8ns，那就是必须要保证不小于这个时间
其他的也应该这样解释
xyz549040622：
手册时序是怎么写的，你必须怎么操作时序。手册没说的，最好实际测试过去，你提到的这个问题，其实测试下就知道了。至于你提到的那个问题，我觉得需要考虑，因为你用的是FPGA，如果用的是ARM之类的芯片的话，可以忽略，因为随便一个指令执行，也就不止这点时间了。
Amy Luo：
您好，
建议您按手册中说明的时序操作，避免芯片在长期运行中出现问题。
