TI中文支持网最近在使用ads1278做采集，按照DS上的说法 SCLK要是CLK的 1 ， 1/2 ，1/4倍 。但实际按照这样设置的时候发现读出的数据有问题。 按道理来说spi的sclk速度应该要高于采集时钟clk才可以的啊，实际测试也验证了这一点。但是为什么ds上说sclk要等与或者小于clk ？
user151383853：
你应该是理解反了吧， 我看文字下面的时序图的
SCLKThe serial clock (SCLK) features a Schmitt-triggeredinput and shifts out data on DOUT on the fallingedge. It also shifts in data on the falling edge on DINwhen this pin is being used for daisy-chaining. Eventhough SCLK has hysteresis, it is recommended tokeep SCLK as clean as possible to prevent glitchesfrom accidentally shifting the data. When usingFrame-Sync format, SCLK must run continuously. If itis shut down, the data readback will be corrupted.The number of SCLKs within a frame period (FSYNCclock) can be any power-of-2 ratio of CLK cycles (1,1/2, 1/4, etc), as long as the number of cycles issufficient to shift the data output from all channelswithin one frame.
user3885796：
回复 user151383853:
这个怎么理解。
Amy Luo：
您好，
CLK是系统时钟，SCLK是SPI的时钟，fSCLK最大等于fCLK。您实际测试验证的时序波形可以分享出来看一下是什么原因吗
