ADC124S051的时序问题

1、手册中的Fsclk和Fs（Sample Rate）是什么关系；

2、（STM32F1操作ADC）stm32送给ADC的SCLK必须要8Mhz >= SCLK >=3.2Mhz吗?

3、如果想实现ADC的DOUT输出速率是500khz，那么应该给SCLK多大的频率？

xyz549040622：

1.Fsclk一般是指SCLK引脚的频率，也就是说SCLK引脚翻转的速度。Fs是采样速度，通常可以理解为完成一次ad测量所需要的时间。一个采样时间是由很多个SCLK的时钟作为基准的，也就是说Fs肯定要大于Fsclk的。
2.SCLK最大不能超过8MHz，这个是肯定的。但是一般不会特别规定SCLK的最小频率，所以这里需要你测试下，我个人认为应该是可以小的。
3.你可以直接给Fsclk 8M的频率测试下。

Kailyn Chen：

1. 根据上面表格，Fs（sample rate）=1/Throughput time ， 而throughput time=16 SCLK cycles=16/Fclk。
因此Fs（sample rate）和Fclk的关系即为：Fs（sample rate）=Fclk/16
将Fclk（min）=3.2Mhz代入上式得到Fs（min）=200Ksps。 Fclk（max）=8Mhz代入得到Fs(max)=8Mhz/16=500Ksps.

Kailyn Chen：

2. 是的，SCLK需要满足3.2MHz~8Mhz之间的频率值。
3. output data rate=1/throughput time=Fs=Fclk/16=500Khz。所以SCLK为8Mhz。

user4583488：

回复 Kailyn Chen:

感谢您的回答。如果想依次读取4个通道的数据，那么就是说是在连续64个SCLK之内完成4通道数据读取，即在每一组16个SCLK之内都要重新向ADC寄存器写入数据指明是哪个通道，是吗

xyz549040622：

回复 user4583488:

对的，ADC124S051没有连续转换模式，每次读取数据前必须写Control Register的值来确定所需要读取的通道。

user4583488：

回复 xyz549040622:

一个通道单独使用，可以达到的最大采样频率是500khz，如果4个通道一起使用，那么单通道所呈现出来的采样速率就是500khz/4=125khz。因为对于单通道来说，不再是16个SCLK为一个采样周期，而是每隔16*3=48个SCLK才采样一次。分析的是这个道理不