DAC5681z输入16bit数据与随路时钟DCLKP/N同源的判断

想请教下关于DAC5681Z的使用问题，具体如下：

利用两个OSERDES原语模块（时钟相同）分别产生随路时钟DCLK和16bit数据，想问下这样有什么问题吗？会不会不满足DAC芯片的建立时间要求呢？

以及当DCLKP/N=96MHz，输入数据和随路时钟满足的建立时间手册中没有给出，如下图所示：

user151383853：

器件有自身的时钟系统, 自身更改 DCLK 频率, 影响的是数据传输的速率, 而信号建立不应该受影响

Fanfan Cheng：

回复 user151383853:

谢谢~
这点我明白，我困惑的是：经过两个OSERDES模块得到数据和时钟，它们是严格对齐的是否不会满足建立时间呢？