TI中文支持网在手册里写DAC5675a的clk输入可以使用单端，即clk输入cmos电平信号，clkc端通过电容接地，内部通过电阻网络接到2/3 AVdd
但是在digital specifications里面写的【clk-clkc】的范围是min 0.4，max 0.8，这样cmos的单端输入时clk-clkc很容易超过这个范围。
而且还有一点是在手册的figure 18里，写：node CLKC internally Biased to AVdd/2 可是怎么看Figure 14里面都是2/3 AVdd啊，是手册标错了还是我理解错了？
Kailyn Chen：
1. 你说的没错，如果是5V CMOS或者2.5V CMOS都会超出400mV ~800mV的范围，数据手册里的CMOS应该指的1.5VCMOS。里面也提到还兼容LVPECL单端输入，LVPECL的幅值正好为800mV，所以是没问题的。
guoqing xu：
回复 Kailyn Chen:
你好，首先谢谢您的耐心解答
但还有有些疑问，看图他是直流耦合进入clk端的，并不是交流耦合，且内部有2,2v的偏置，如果按手册说明Vpp<0.8v，clkc端确定是2,.2v, 则clk端应该是高电平2.6V，低电平1.8V，这个显然也不是1,5vcmos的电平标准，更类似3.3Vlvttl。
手册写的很模糊，据同事说用lvcmos确实能驱动，但是本着谨慎期间还是期待权威人士能给一些说明。
Kailyn Chen：
回复 guoqing xu:
确实很模糊，我刚忘记CLKC内部有2.2V偏置，这样的话，不是1.5V LVCMOS电平了，如果在400~800mV的幅值范围内的话，那么Voh（max）=2.6V，Vol（min）=1.8V，Voh（min）=2.4V，Vol(max)=2V. 也就是说Voh在2.4V~2.6V范围内，Vol在1.8V~2V范围内，这样看来不是标准的TTL或者CMOS电平。但这样的分析应该是没问题的。
guoqing xu：
回复 Kailyn Chen:
主要是我们想知道，虽然他的极限输入时-0.3到AVdd+0.3，但如果长时间使用lvcmos电平驱动这个芯片，会不会引起clk管脚的失效。
谢谢
Kailyn Chen：
回复 guoqing xu:
使用任何一款TI的器件，电气特性都不要参考你说的极限输入，需要参考数据手册中的“Recommend Electrical Characteristics"保证芯片性能。
所以对DAC5675A也一样。CLK ，CLKC的共模电压为2V+20%，幅值为400~800mV。 即Voh=2.6V，Vol=1.8V和Voh=2.4V和Vol=2V范围内。
user1288823：
回复 Kailyn Chen:
麻烦问一下，我现在使用5675A，时钟引脚CLK接到3.3V的CMOS电平上，CLKn通过电容连接到地上，DA输出的时钟为150MHZ，由FPGA提供，FPGA在时钟下降沿打入数据，上升沿开始转换。有时候DA输出有毛刺，和两个时钟引脚的差值400mv-800mv不满足有关系吗？
