DAC5675的时钟问题

尊敬的TI工程师：我是南京航空航天大学的学生，目前正在使用TI公司的高速数模转换芯片DAC5675，在设计中我们使用Xilinx公司的XC2V3000FPGA给DA芯片发送数据，时钟也是FPGA发送，在转换速率高于150MHz时发现模拟信号出现毛刺，我们考虑是FPGA输出的150MHz时钟出现严重抖动导致时钟和数据的时序紧张导致，所以想改进设计，FPGA和DA芯片的时钟由高性能的时钟芯片（一个芯片同时出两路同频同相的时钟）提供，但是又碰到数据是FPGA发送，时钟由时钟芯片提供，时钟和数据的延迟还是没法解决，想请TI的工程师看看这样的设计是否合理，DAC5675的数据和时钟到底怎么设计才算合理？

deyisupport：

您好,

下面是我们工程师的一些反馈:

1、150MHz的生成速率对于vertex2来说已经不低，所以请他们查看综合后的报告，看是否能满足时序约束要求，也就是XC2V3000是否能保证生成的时钟稳定

2、150MHz的时钟信号对于PCB布线有一定的要求，比如阻抗匹配方面，时钟线和数据线等长问题，时钟信号和数据信号进行包地处理已减少干扰等

3、如果使用时钟芯片提供时钟信号，同样会存在上面的2个问题，但是对于时钟和数据的同步我认为不是问题，可以利用时钟的2个沿来分开触发。不清楚DAC5675是时钟的上升沿还是下降沿采样数据，假设是下降沿采样数据，可以让fpga的时钟的上升沿驱动数据输出，这样有半个时钟周期的建立时间和保持时间

4、不清楚DAC5675是否支持LVDS，如果能，建议使用lvds的信号，这样性能会有较大保证

5、好像xc2v fpga很老的系列了，如果可能换个4v以上高等级的试试

Seasat Liu：

可以用差分时钟输入到5672中。用逻辑分析仪抓一下时序吧，看看margin够不够了。

user1288823：

回复 Seasat Liu:

麻烦问一下，我现在使用5675A，时钟引脚CLK接到3.3V的CMOS电平上，CLKn通过电容连接到地上，DA输出的时钟为150MHZ，由FPGA提供，FPGA在时钟下降沿打入数据，上升沿开始转换。有时候DA输出有毛刺，和两个时钟引脚的差值400mv-800mv不满足有关系吗？