DAC5675A时钟问题

麻烦问一下，我现在使用5675A，时钟引脚CLK接到3.3V的CMOS电平上，CLKn通过电容连接到地上，DA输出的时钟为150MHZ，由FPGA提供，FPGA在时钟下降沿打入数据，上升沿开始转换。有时候DA输出有毛刺，和两个时钟引脚的差值400mv-800mv不满足有关系吗？两个时钟引脚的差值400~800mv是对输入差分时钟的限制吗？还是输入CMOS电平也有要求

user151383853：

有时候DA输出有毛刺， 看看是什么时候，发了数据指令后信号变化时，也可能因为线路寄生电感引起毛刺

Kailyn Chen：

您好， 时钟输入如果是差分输入的话，为LVPECL电平，共模电压为2V，Vid在400～800mV 之间。 如果是单端输入的话，可以是ECL，PECL，CMOS或者TTL电平都可以，参考Figure 17和Figure 19的单端输入。
输出有毛刺，建议时钟还是差分输入。 如果方便的话，可以试试。